梶原 誠司 (カジハラ セイジ)

KAJIHARA Seiji

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職名

理事・副学長(教育・学生・情報担当)

研究室住所

福岡県飯塚市川津680-4

研究分野・キーワード

LSIの設計とテスト

Scopus 論文情報  
総論文数: 0  総Citation: 0  h-index: 11

Citation Countは当該年に発表した論文の被引用数

取得学位 【 表示 / 非表示

  • 大阪大学 -  博士(工学)  1992年03月

学内職務経歴 【 表示 / 非表示

  • 2020年04月
    -
    継続中

    九州工業大学   役員   理事・副学長(教育・学生・情報担当)  

  • 2020年04月
    -
    継続中

    九州工業大学   情報基盤機構   機構長  

  • 2020年04月
    -
    継続中

    九州工業大学   附属図書館   館長  

  • 2019年04月
    -
    2020年03月

    九州工業大学   大学院情報工学研究院   情報・通信工学研究系   教授  

  • 2016年04月
    -
    2020年03月

    九州工業大学   大学院情報工学研究院   大学院情報工学研究院長  

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所属学会・委員会 【 表示 / 非表示

  • 2013年09月
    -
    継続中
     

    日本信頼性学会  日本国

  • 2000年04月
    -
    継続中
     

    Journal of Electronic Testing: Theory and Applications

専門分野(科研費分類) 【 表示 / 非表示

  • 計算機システム

 

論文 【 表示 / 非表示

  • On the efficacy of scan chain grouping for mitigating IR-drop-induced test data corruption

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    IEICE Transactions on Information and Systems  ( 一般社団法人 電子情報通信学会 )  E104D ( 6 ) 816 - 827   2021年01月  [査読有り]

     概要を見る

    Loading test vectors and unloading test responses in shift mode during scan testing cause many scan flip-flops to switch simultaneously. The resulting shift switching activity around scan flip-flops can cause excessive local IR-drop that can change the states of some scan flip-flops, leading to test data corruption. A common approach solving this problem is partial-shift, in which multiple scan chains are formed and only one group of the scan chains is shifted at a time. However, previous methods based on this approach use random grouping, which may reduce global shift switching activity, but may not be optimized to reduce local shift switching activity, resulting in remaining high risk of test data corruption even when partial-shift is applied. This paper proposes novel algorithms (one optimal and one heuristic) to group scan chains, focusing on reducing local shift switching activity around scan flip-flops, thus reducing the risk of test data corruption. Experimental results on all large ITC'99 benchmark circuits demonstrate the effectiveness of the proposed optimal and heuristic algorithms as well as the scalability of the heuristic algorithm.

    DOI Scopus CiNii

  • On Evaluation for Aging-Tolerant Ring Oscillators with Accelerated Life Test and Its Application to A Digital Sensor

    Gondo M., Miyake Y., Kato T., Kajihara S.

    Proceedings of the Asian Test Symposium    2020-November   1 - 6   2020年11月  [査読有り]

     概要を見る

    An aging-tolerant ring oscillator (RO) has been proposed for a digital temperature and voltage sensor. This paper discusses on the effectiveness of aging-tolerance of the ROs through accelerated life test for a test chip with 65nm CMOS technology. The progress of delay degradation of the ROs is examined, and influence of delay degradation on measurement accuracy of the sensor is investigated. Experimental results show that the aging-tolerant ROs can mitigate delay degradation, and that the measurement errors of the sensor can be reduced. Compared with a sensor consisting of an aging-intolerant RO, temperature and voltage errors are reduced 2.5°C and 32mV, respectively.

    機関リポジトリ DOI Scopus

  • Path Delay Measurement with Correction for Temperature and Voltage Variations

    Miyake Y., Kato T., Kajihara S.

    Proceedings - 2020 IEEE International Test Conference in Asia, ITC-Asia 2020      112 - 117   2020年09月  [査読有り]

     概要を見る

    Path delay measurement in field is useful for not only detection of delay-related faults but also prediction of aging-induced delay faults. In order to utilize the delay measurement results for fault detection and fault prediction, the measured delay must be corrected because the circuit delay is varied in field due to environment such as temperature or voltage variations. This paper proposes a method of BIST-based path delay measurement in which the influence of environmental variations is eliminated. An on-chip sensor measures temperature and voltage during delay measurement. Using information from the temperature and voltage sensor and pre-computed temperature and voltage sensitivities of the circuit delay, the measured delay value is corrected to a delay value that would be obtained under a fixed temperature and voltage. Evaluation for a test chip with 65nm CMOS technology implementing the proposed method shows that errors of measured delays brought by environmental variations could be reduced from 2419 to 211 ps in the range of 30 to 80 °C and 1.05 to 1.35 V. This paper also discusses application and feasibility for degradation detection of the proposed method.

    機関リポジトリ DOI Scopus

  • A Flexible Scan-in Power Control Method in Logic BIST and Its Evaluation with TEG Chips

    Kato T., Wang S., Sato Y., Kajihara S., Wen X.

    IEEE Transactions on Emerging Topics in Computing    8 ( 3 ) 591 - 601   2020年07月  [査読有り]

     概要を見る

    High power dissipation in scan-based logic built-in self-test (LBIST) is a crucial issue that can cause over-testing, reliability degradation, chip damage, and so on. While many sophisticated approaches to low-power testing have been proposed in the past, it remains a serious problem to control the test power of LBIST to a predetermined appropriate level that matches the power requirements of the circuit-under-test. This paper proposes a novel power-control method for LBIST that can control the scan-shift power to an arbitrary level. The proposed method modifies pseudo-random patterns generated by an embedded test pattern generator (TPG) so that the modified patterns have the specific toggle rate without sacrificing fault coverage and test time. In order to evaluate the effectiveness of the proposed method, this paper shows not only simulation-based experimental results but also measurement results on test element group (TEG) chips.

    機関リポジトリ DOI Scopus

  • On-Chip Delay Measurement for Degradation Detection and Its Evaluation under Accelerated Life Test

    Miyake Y., Kato T., Kajihara S., Aso M., Futami H., Matsunaga S., Miura Y.

    Proceedings - 2020 26th IEEE International Symposium on On-Line Testing and Robust System Design, IOLTS 2020      2020年07月  [査読有り]

     概要を見る

    Periodical delay measurement in field is useful for not only detection of delay-related faults but also prediction of faults due to aging. Logic BIST with variable test clock generation enables on-chip delay measurement in field. This paper addresses a delay measurement scheme based on logic BIST and gives experiment results to observe aging phenomenon of test chips under accelerated life test. The measurement scheme consists of scan-based logic BIST, a variable test clock generator, and digital temperature and voltage sensors. The sensors are used to compensate measured delay values for temperature and voltage variations in field. Evaluation using SPICE simulation shows that the scheme can measure a circuit delay with resolution of 92 ps. The delay measurement scheme is also implemented on fabricated test chips with 180 nm CMOS technology and accelerated test is performed using ATE and burn-in equipment. Experimental results show that a circuit delay increased 552 ps when accelerated the chip for 3000 hours. It is confirmed that the on-chip delay measurement scheme has enough accuracy for detection of aging-induced delay increase.

    機関リポジトリ DOI Scopus

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著書 【 表示 / 非表示

  • はかる×わかる半導体-応用編

    浅田邦博(監修),井上智生,井上美智子,岩崎一彦,温暁青,梶原誠司,小林春夫,小松聡,佐藤康夫,志水勲,高橋寛,畠山一実 ( 共著 , 担当範囲: 第1章1.1,1.2,1.4 )

    日経BPコンサルティング  2019年05月 ISBN: 978-4-86443-130-9

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    高度な半導体の設計、製造および高品質な回路設計手法、 最新の品質保証など、より実務に近く深い知識を解説しています。 本書は、半導体技術者検定 エレクトロニクス2級 「設計と製造」「応用と品質」の 公式テキストとして採用されています。

  • はかる×わかる半導体 半導体テスト技術者検定3級問題集

    浅田邦博(監修),小松聡,温暁青,梶原誠司,佐藤康夫,中村和之,井上美智子,小林春夫,畠山一実,志水勲,岩崎一彦,井上智生,高橋寛 ( 共著 )

    日経BPコンサルティング  2014年12月 ISBN: 978-4-8644-3071-5

     概要を見る

    「半導体テスト技術者検定」の受検者向けに、問題と解答・解説をまとめた問題集.

  • はかる×わかる半導体-入門編

    浅田邦博(監修),温暁青,梶原誠司,小松聡,佐藤康夫,志水勲,中村和之,畠山一実 ( 共著 , 担当範囲: 序章 )

    日経BPコンサルティング  2013年05月 ISBN: 978-4-8644-3039-5

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    半導体の構造から試験手法までわかりやすく解説

口頭発表・ポスター発表等 【 表示 / 非表示

  • デジタル温度電圧センサにおける特定温度電圧領域の推定精度向上手法

    井上賢二

    電子情報通信学会DC研究会  (東京)  2018年02月  -  2018年02月    電子情報通信学会

  • FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討

    三宅庸資

    電子情報通信学会DC研究会  (秋田市)  2017年12月  -  2017年12月    電子情報通信学会

  • スキャンベース論理BISTにおけるマルチサイクルテストの中間観測FF選出手法について

    大島繁之

    電子情報通信学会DC研究会  (熊本市)  2017年11月  -  2017年11月    電子情報通信学会

  • On Avoiding Test Data Corruption by Optimal Scan Chain Grouping

    Yucong Zhang

    電子情報通信学会DC研究会  (熊本市)  2017年11月  -  2017年11月    電子情報通信学会

  • デジタル温度電圧センサにおける温度2点補正手法の検討

    三宅庸資

    電子情報通信学会DC研究会  (秋田市)  2017年07月  -  2017年07月    電子情報通信学会

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工業所有権 【 表示 / 非表示

  • 故障検出システム、生産回路及びプログラム

    特願 10-2014-7034398  大韓民国

    佐藤 康夫,王森レイ,宮瀬紘平,梶原誠司

  • 故障検出システム、生産回路及びプログラム

    特願 14/402,732  アメリカ合衆国

    佐藤 康夫,王森レイ,宮瀬紘平,梶原誠司

  • 故障検出システム、生成回路及びプログラム

    特願 特願2014-516759  特許 6223967  日本国

    佐藤康夫、王森レイ、宮瀬紘平、梶原誠司

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記憶媒体

    特願 特願2013-553292  特許 5988443  日本国

    佐藤康夫、梶原誠司

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記録媒体

    特願 特願2013-553292  特開 WO2013/105564  日本国

    佐藤康夫、梶原誠司

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講演 【 表示 / 非表示

  • A Fully Digital Temperature and Voltage Sensor for IoT Devices

    5th International Symposium on Applied Engineering and Sciences (SAES2017) ( Univerisiti Putra Malaysia )  2017年11月15日  Univerisiti Putra Malaysia

  • Right Power Testing for Scan-Based BIST and Its Evaluation with TEG Chips

    The 11th VLSI Test Technology Workshop ( Sun Moon Lake Teachers' Hostel. Taiwan )  2017年07月11日  Taiwann IC Design Society

  • Growth of ATS in the 21st century: Outlook of the future of ATS in Japan

    25th IEEE Asian Test Symposium ( 広島市 )  2016年11月23日  IEEE Computer Society

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    日本信頼性学会 第24回春季信頼性シンポジウム ( 東京 )  2016年05月23日  日本信頼性学会

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    電子情報通信学会デザインガイア2015 ( 長崎市 )  2015年12月01日  電子情報通信学会

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報道関係 【 表示 / 非表示

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    日経BP社 日経エレクトロニクス編集部  2005年11月17日

    梶原誠司

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    日経BP社 日経エレクトロニクス編集部  2005年11月16日

    梶原誠司

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS NO.1762

    日経BP社 日経エレクトロニクス編集部  2004年11月02日

    梶原誠司

学術関係受賞 【 表示 / 非表示

  • 電子情報通信学会フェロー

    2015年09月09日   電子情報通信学会   日本国

    受賞者:  梶原誠司

  • ATS2015 Best Paper Award

    2016年11月22日   IEEE Asian Test Symposium   日本国

    受賞者:  Koji Asada, Xiaoqing Wen, Stefan Holst, Kohei Miyase, Seiji Kajihara

  • ITC2005 Most Significant Paper Award

    2016年11月15日   IEEE International Test Conference   日本国

    受賞者:  Yasuo Sato, Shuji Hamada, Toshiyuki Maeda, Atsuo Takatori, Yasuyuki Nozuyama, Seiji Kajihara

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    2011年06月02日   電子情報通信学会   日本国

    受賞者:  佐藤 康夫,浜田 周治,前田 敏行,高取 厚夫,野津山 泰幸,梶原 誠司

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    2008年11月   電子情報通信学会   日本国

    受賞者:  Xiaoqing WEN, Seiji KAJIHARA, Laung-Terng WANG, Kewal K. SALUJA, Kozo KINOSHITA, Yoshiyuki YAMASHITA, Kohei MIYASE, Tatsuya SUZUKI

科研費獲得実績 【 表示 / 非表示

  • 集積回路の製造テスト結果を利用した信頼性予測

    挑戦的萌芽研究

    研究期間:  2015年04月  -  2018年03月

    研究課題番号:  15K12004

  • VLSIの高品質フィールドテストに関する研究

    基盤研究(B)

    研究期間:  2009年04月  -  2013年03月

    研究課題番号:  21300015

  • 次世代LSIのための信号劣化回避型テスト方式に関する研究

    基盤研究(C)

    研究期間:  2007年04月  -  2010年03月

    研究課題番号:  19500047

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    基盤研究(C)

    研究期間:  2004年04月  -  2007年03月

    研究課題番号:  16500036

  • システムLSIに対するテスト効率化手法に関する研究

    若手研究(B)

    研究期間:  2002年04月  -  2004年03月

    研究課題番号:  14780228

その他研究活動 【 表示 / 非表示

  • JST特許群支援

    2013年04月
    -
    2016年03月
     

     概要を見る

    JST特許群支援に採択された.
    ・特許群テーマ名: 高信頼VLSIテスト技術
    ・代表申請機関名: 国立大学法人 九州工業大学
    ・代表発明者氏名: 梶原誠司
    ・期間: 平成25~27年度
    これにより、(1) JSTの特許主任調査員などが特許群全体の出願戦略の助言、個別特許出願について国内出願段階から助言、および、(2) 外国特許出願支援制度を通じた、外国特許出願経費の支援を受けている。

 

担当授業科目 【 表示 / 非表示

  • 2020年度  計算機システムⅡ

  • 2020年度  論理回路

  • 2020年度  計算機システム特論 I

  • 2020年度  論理設計

  • 2019年度  計算機システムⅡ

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教育活動に関する受賞・指導学生の受賞など 【 表示 / 非表示

  • 優秀若手講演賞

    2015年12月   電子情報通信学会ディペンダブルコンピューティング研究会

  • 研究会優秀発表学生賞

    2013年08月   情報処理学会SLDM研究会

その他教育活動 【 表示 / 非表示

  • 情報工学府グローバルインフォマティクスリーダーズ(GIL)コースの立ち上げと実施

    2012年04月
    -
    2016年03月

     概要を見る

    情報工学部で実施してきたIIFプログラムを大学院博士前期課程に継承するプログラムとして、グローバルインフォマティックスリーダーズプログラム(GILプログラム)を立ち上げ,2013年からコースの責任者として運営に当たった。

 

学会・委員会等活動 【 表示 / 非表示

  • 2017年08月
    -
    2017年11月

    IEEE WRTLT   プログラム委員

  • 2017年04月
    -
    2017年11月

    Asian Test Symposium   プログラム委員

  • 2017年02月
    -
    継続中

    IEEE ITC-Asia   プログラム委員

  • 2016年08月
    -
    2017年03月

    Design Automation and Test in Europe conference and exhibition   プログラム委員

  • 2016年04月
    -
    2016年11月

    Asian Test Symposium   Ph.D. Thesis Contest Jury Member

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国際会議の開催 【 表示 / 非表示

  • Kyutech, UT and Taiwan Tech Joint Workshop on Advanced VLSI Technologies

    台湾  2015年03月05日  -  2015年03月06日  国立台湾科学技術大学,徳島大学,九州工業大学

  • JST International Symposium on Dependable VLSI Systems

    2013年12月06日  -  2013年12月07日  JST, 九州工業大学

  • Taiwan Tech and Kyutech Workshop on Advanced VLSI Test Technologies

    台湾  2013年09月23日  -  2013年09月24日  国立台湾科学技術大学,九州工業大学

国際交流窓口担当 【 表示 / 非表示

  • 国立台湾大学 電気工学コンピュータサイエンス学部  2016年03月  -  継続中

  • 国立ハンバット大学校  2015年04月  -  継続中