2023/06/01 更新

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カジハラ　セイジ
梶原　誠司
KAJIHARA Seiji
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研究キーワード

  • LSIの設計とテスト

研究分野

  • 情報通信 / 計算機システム

取得学位

  • 大阪大学  -  博士（工学）   1992年03月

学内職務経歴

  • 2022年04月 - 2023年05月   九州工業大学   役員     理事・副学長（教育・ＤＸ担当）

  • 2022年04月 - 2022年08月   九州工業大学   教育高度化本部     館長

  • 2022年04月 - 2022年08月   九州工業大学   教育高度化本部     教育高度化本部長　　　　　　　　　　　　　　

  • 2022年04月 - 2022年08月   九州工業大学   情報統括本部     情報統括本部長　　　　　　　　　　　　　　　

  • 2022年04月 - 2022年08月   九州工業大学   教育高度化本部     数理・DS・AI教育推進室長

  • 2020年04月 - 2022年03月   九州工業大学   情報基盤機構     機構長

  • 2020年04月 - 2022年03月   九州工業大学   役員     理事・副学長（教育・学生・情報担当）

  • 2020年04月 - 2022年03月   九州工業大学   情報基盤機構   附属図書館     館長

  • 2019年04月 - 2020年03月   九州工業大学   大学院情報工学研究院   情報・通信工学研究系     教授

  • 2016年04月 - 2020年03月   九州工業大学   大学院情報工学研究院     大学院情報工学研究院長

  • 2013年04月 - 2019年03月   九州工業大学   大学院情報工学研究院   情報創成工学研究系     教授

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所属学会・委員会

  • 2013年09月 - 現在   日本信頼性学会   日本国

  • 2000年04月 - 現在   Journal of Electronic Testing: Theory and Applications   その他

論文

  • On the efficacy of scan chain grouping for mitigating IR-drop-induced test data corruption 査読有り

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    IEICE Transactions on Information and Systems ( 一般社団法人 電子情報通信学会 )   E104D ( 6 )   816 - 827   2021年01月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    Loading test vectors and unloading test responses in shift mode during scan testing cause many scan flip-flops to switch simultaneously. The resulting shift switching activity around scan flip-flops can cause excessive local IR-drop that can change the states of some scan flip-flops, leading to test data corruption. A common approach solving this problem is partial-shift, in which multiple scan chains are formed and only one group of the scan chains is shifted at a time. However, previous methods based on this approach use random grouping, which may reduce global shift switching activity, but may not be optimized to reduce local shift switching activity, resulting in remaining high risk of test data corruption even when partial-shift is applied. This paper proposes novel algorithms (one optimal and one heuristic) to group scan chains, focusing on reducing local shift switching activity around scan flip-flops, thus reducing the risk of test data corruption. Experimental results on all large ITC'99 benchmark circuits demonstrate the effectiveness of the proposed optimal and heuristic algorithms as well as the scalability of the heuristic algorithm.

    DOI： 10.1587/transinf.2020EDP7042

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    CiNii Article

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  • On Evaluation for Aging-Tolerant Ring Oscillators with Accelerated Life Test and Its Application to A Digital Sensor 査読有り 国際誌

    Gondo M., Miyake Y., Kato T., Kajihara S.

    Proceedings of the Asian Test Symposium   2020-November   1 - 6   2020年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    An aging-tolerant ring oscillator (RO) has been proposed for a digital temperature and voltage sensor. This paper discusses on the effectiveness of aging-tolerance of the ROs through accelerated life test for a test chip with 65nm CMOS technology. The progress of delay degradation of the ROs is examined, and influence of delay degradation on measurement accuracy of the sensor is investigated. Experimental results show that the aging-tolerant ROs can mitigate delay degradation, and that the measurement errors of the sensor can be reduced. Compared with a sensor consisting of an aging-intolerant RO, temperature and voltage errors are reduced 2.5°C and 32mV, respectively.

    DOI： 10.1109/ATS49688.2020.9301588

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  • Path Delay Measurement with Correction for Temperature and Voltage Variations 査読有り 国際誌

    Miyake Y., Kato T., Kajihara S.

    Proceedings - 2020 IEEE International Test Conference in Asia, ITC-Asia 2020   112 - 117   2020年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Path delay measurement in field is useful for not only detection of delay-related faults but also prediction of aging-induced delay faults. In order to utilize the delay measurement results for fault detection and fault prediction, the measured delay must be corrected because the circuit delay is varied in field due to environment such as temperature or voltage variations. This paper proposes a method of BIST-based path delay measurement in which the influence of environmental variations is eliminated. An on-chip sensor measures temperature and voltage during delay measurement. Using information from the temperature and voltage sensor and pre-computed temperature and voltage sensitivities of the circuit delay, the measured delay value is corrected to a delay value that would be obtained under a fixed temperature and voltage. Evaluation for a test chip with 65nm CMOS technology implementing the proposed method shows that errors of measured delays brought by environmental variations could be reduced from 2419 to 211 ps in the range of 30 to 80 °C and 1.05 to 1.35 V. This paper also discusses application and feasibility for degradation detection of the proposed method.

    DOI： 10.1109/ITC-Asia51099.2020.00031

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  • A Flexible Scan-in Power Control Method in Logic BIST and Its Evaluation with TEG Chips 査読有り 国際誌

    Kato T., Wang S., Sato Y., Kajihara S., Wen X.

    IEEE Transactions on Emerging Topics in Computing   8 ( 3 )   591 - 601   2020年07月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

    High power dissipation in scan-based logic built-in self-test (LBIST) is a crucial issue that can cause over-testing, reliability degradation, chip damage, and so on. While many sophisticated approaches to low-power testing have been proposed in the past, it remains a serious problem to control the test power of LBIST to a predetermined appropriate level that matches the power requirements of the circuit-under-test. This paper proposes a novel power-control method for LBIST that can control the scan-shift power to an arbitrary level. The proposed method modifies pseudo-random patterns generated by an embedded test pattern generator (TPG) so that the modified patterns have the specific toggle rate without sacrificing fault coverage and test time. In order to evaluate the effectiveness of the proposed method, this paper shows not only simulation-based experimental results but also measurement results on test element group (TEG) chips.

    DOI： 10.1109/TETC.2017.2767070

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  • On-Chip Delay Measurement for Degradation Detection and Its Evaluation under Accelerated Life Test 査読有り 国際誌

    Miyake Y., Kato T., Kajihara S., Aso M., Futami H., Matsunaga S., Miura Y.

    Proceedings - 2020 26th IEEE International Symposium on On-Line Testing and Robust System Design, IOLTS 2020   2020年07月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Periodical delay measurement in field is useful for not only detection of delay-related faults but also prediction of faults due to aging. Logic BIST with variable test clock generation enables on-chip delay measurement in field. This paper addresses a delay measurement scheme based on logic BIST and gives experiment results to observe aging phenomenon of test chips under accelerated life test. The measurement scheme consists of scan-based logic BIST, a variable test clock generator, and digital temperature and voltage sensors. The sensors are used to compensate measured delay values for temperature and voltage variations in field. Evaluation using SPICE simulation shows that the scheme can measure a circuit delay with resolution of 92 ps. The delay measurement scheme is also implemented on fabricated test chips with 180 nm CMOS technology and accelerated test is performed using ATE and burn-in equipment. Experimental results show that a circuit delay increased 552 ps when accelerated the chip for 3000 hours. It is confirmed that the on-chip delay measurement scheme has enough accuracy for detection of aging-induced delay increase.

    DOI： 10.1109/IOLTS50870.2020.9159717

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  • High-Precision PLL Delay Matrix with Overclocking and Double Data Rate for Accurate FPGA Time-to-Digital Converters 査読有り

    Chen P., Lan J.T., Wang R.T., My Qui N., Marquez J.C.J.S., Kajihara S., Miyake Y.

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems   28 ( 4 )   904 - 913   2020年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    An extremely high-resolution, 2-D Vernier field-programmable gate array (FPGA) time-to-digital converter (TDC) with phase wrapping and averaging has been proposed recently to get an extremely fine resolution of 2.5 ps. However, the cell delays in a delay matrix are not fully controlled so that the TDC performance strongly depends on the stochastic distribution of cell delays, and the input range is limited to less than 20 ns. To achieve both high-precision phase division and wide measurement range, a phase-locked loop (PLL)-based delay matrix, which is capable of overclocking and double data rate (DDR), is proposed in this article. All delay cells are under the precise control of PLLs to generate output phases evenly divided within the reference clock period. For a concept proof, the TDC architecture is implemented on an Altera Stratix-IV FPGA chip to achieve 15.6-ps resolution. The differential nonlinearity (DNL), integral nonlinearity (INL), and rms resolution are measured to be merely -0.157 to 0.137 LSB, -0.176 to 0.184 LSB, and 1.0 LSB, which prove the superiority of the proposed structure to its stochastic counterparts. The proposed high-precision phase division technique can be applied to not only the TDC but also the digital-to-time converter (DTC) to enrich its future applications.

    DOI： 10.1109/TVLSI.2019.2962606

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  • On-chip delay measurement for in-field test of FPGAs 査読有り 国際誌

    Miyake Y., Sato Y., Kajihara S.

    Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC   2019-December   130 - 137   2019年12月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Avoidance of delay-related failures due to aging phenomena is an important issue of current VLSI systems. Delay measurement in field is effective for detection of aging-induced delay increase. This paper proposes a delay measurement method using BIST (Built-In Self-Test) in an FPGA. The proposed method consists of variable test timing generation using an embedded PLL, BIST-based delay measurement, and correction of the measured delay with reflecting temperature variance in field. In on-chip delay measurement of the proposed method, the fastest operating speed is checked by repeating delay test with several test timings. Because circuit delay is influenced by temperature during measurement, the measured delay is then corrected according to the temperature during testing. Based on test log including the corrected delay, delay degradation and aging detection can be grasped. In evaluation experiments of the propose method implemented on an Intel Cyclone IV FPGA device (60nm technology), variable test timing generation realized 96 ps timing step resolution (that is below 1% of the system clock), correction process for measured delay could reduce influence of temperature variation. Furthermore, its feasibility of the proposed method for aging detection is discussed in this paper.

    DOI： 10.1109/PRDC47002.2019.00043

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  • On-chip test clock validation using a time-to-digital converter in FPGAs 査読有り 国際誌

    Miyake Y., Kajihara S., Chen P.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   157 - 162   2019年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Japan   Tokyo   2019年09月03日  -  2019年09月05日

    © 2019 IEEE. While on-chip delay measurement combining logic BIST with a variable test clock is an effective way to secure field reliability of VLSI/FPGAs, validation of the variable test clock generated on the chip is important to guarantee measurement accuracy. This paper addresses a method of on-chip test clock validation using a TDC (Time-to-Digital Converter) for FPGAs. The proposed method has two operation modes, one is a resolution measurement mode and the other is a phase difference measurement mode. The resolution measurement mode is performed first to check the resolution of the TDC circuit. The phase difference measurement mode checks the timing difference between the original clock and the generated test clock. Evaluation experiments using a real FPGA device shows that the resolution of the proposed clock validation method using a TDC is 50.46 ps. For a variable test clock with resolution of 96.15 ps, it was confirmed that INL (Integral Non-Linearity) of the clock is within 10% and it was inconsistent with a result observed by an oscilloscope.

    DOI： 10.1109/ITC-Asia.2019.00040

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  • A selection method of ring oscillators for an on-chip digital temperature and voltage sensor 査読有り 国際誌

    Miyake Y., Sato Y., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   13 - 18   2019年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Japan   Tokyo  

    © 2019 IEEE. An on-chip digital sensor using three types of ring oscillators (ROs: Ring Oscillators) has been proposed to measure temperature and voltage of a VLSI. Each RO has inherent frequency characteristics with respect to temperature and voltage, which differ from those of the other two ROs. Measurement accuracy of the sensor depends on the combination of the ROs. This paper proposes a RO-selection method for the sensor with high accuracy. The proposed method takes particular note of temperature or voltage sensitivity as well as linearity of the RO characteristics. Evaluation experiments with SPICE simulation in 65 nm CMOS technology show that the temperature and voltage accuracies of the sensor are 2.744 °C and 3.825 mV, respectively, and the selected combination was a nearly optimal from a menu of many different ROs.

    DOI： 10.1109/ITC-Asia.2019.00016

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  • A static method for analyzing hotspot distribution on the LSI 査読有り

    Miyase K., Kawano Y., Lu S., Wen X., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   73 - 78   2019年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Japan   Tokyo   2019年09月03日  -  2019年09月05日

    © 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

    DOI： 10.1109/ITC-Asia.2019.00026

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  • FPGA implementation of ECDSA for Blockchain 査読有り 国際誌

    Tachibana S., Araki S., Kajihara S., Azuchi S., Nakajo Y., Shoda H.

    2019 IEEE International Conference on Consumer Electronics - Taiwan, ICCE-TW 2019   2019年05月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    In this paper, we address Field Programmable Gate Array (FPGA) implementation of the Elliptic Curve Digital Signature Algorithm(ECDSA), which is suitable for cryptocurrencies in blockchain. Although the ECDSA requires high computational efforts, utilization of a specific logic circuit allows us quick and easy computation. In this paper, we give implementation results of the ECDSA on an FPGA, and mention the superiority of FPGA implementation by comparing its simulation result with that of software based computation using a CPU.

    DOI： 10.1109/ICCE-TW46550.2019.8991918

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  • On Flip-Flop Selection for Multi-cycle Scan Test with Partial Observation in Logic BIST 査読有り

    Oshima S., Kato T., Wang S., Sato Y., Kajihara S.

    Proceedings of the Asian Test Symposium   2018-October   30 - 35   2018年12月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Hefei   2018年10月15日  -  2018年10月17日

    © 2018 IEEE. Multi-cycle test with partial observation for scan-based logic BIST is known as one of effective methods to improve fault coverage without increase of test time. In the method, the selection of flip-flops for partial observation is critical to achieve high fault coverage with small area overhead. This paper proposes a selection method under the limitation to a number of flip-flops. The method consists of structural analysis of CUT and logic simulation of test vectors, therefore, it provides an easy implementation and a good scalability. Experimental results on benchmark circuits show that the method obtains higher fault coverage with less area overhead than the original method. Also the relation between the number of selected flip-flops and fault coverage is investigated.

    DOI： 10.1109/ATS.2018.00017

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  • Clock-Skew-Aware Scan Chain Grouping for Mitigating Shift Timing Failures in Low-Power Scan Testing 査読有り

    Zhang Y., Wen X., Holst S., Miyase K., Kajihara S., Wunderlich H., Qian J.

    Proceedings of the Asian Test Symposium   2018-October   149 - 154   2018年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2018 IEEE. High scan shift power often leads to excessive heat as well as shift timing failures. Partial shift (shifting a subset of scan chains at a time) is a widely adopted approach for avoiding excessive heat by reducing global switching activity, we show for the first time that it may actually cause excessive IR-drop on some clock buffers and worsen shift clock skews, thus increasing the risk of shift timing failures. This paper addresses this problem with an innovative method, namely Clock-Skew-Aware Scan Chain Grouping (CSA-SCG). CSA-SCG properly groups scan chains to be shifted simultaneously so as to reduce the imbalance of switching activity around the clock paths for neighboring scan flip-flops in scan chains. Experiments on large ITC'99 benchmark circuits demonstrate the effectiveness of CSA-SCG for reducing scan shift clock skews to lower the risk of shift timing failures in partial shift.

    DOI： 10.1109/ATS.2018.00037

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  • Good die prediction modelling from limited test items 査読有り 国際誌

    Nishimi T., Sato Y., Kajihara S., Nakamura Y.

    Proceedings - 2nd IEEE International Test Conference in Asia, ITC-Asia 2018   115 - 120   2018年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Harbin   2018年08月15日  -  2018年08月17日

    © 2018 IEEE. This paper proposes a test cost reduction method using machine learning techniques. The proposed method tries to predict good dies among the manufactured dies on the way of test process. If a die is predicted as good before completing all of the test process, the die will be allowed to be shipped without going through the remaining test process which contains costly burn-in test and final test. By a SVM-based procedure together with K-fold cross validation, a prediction model to judge certainly good dies is created from known results of the selected test items. In order to evaluate the method in terms of the business effectiveness, we also propose new evaluation measures, 'cost reduction rate' and 'bad die escape rate', which enable to confirm zero-defect oriented test cost reduction. Experimental results obtained through test data for industrial dies requiring zero-defect show that the proposed method has significant predictability with high test cost reduction capability.

    DOI： 10.1109/ITC-Asia.2018.00030

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  • Scan chain grouping for mitigating ir-drop-induced test data corruption 査読有り

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    Proceedings of the Asian Test Symposium   140 - 145   2018年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2017 IEEE. Loading and unloading test patterns during scan testing causes many scan flip-flops to trigger simultaneously. This instantaneous switching activity during shift in turn may cause excessive IR-drop that can disrupt the states of some scan flip-flops and corrupt test stimuli or responses. A common design technique to even out these instantaneous power surges is to design multiple scan chains and shift only a group of the scan chains at a same time. This paper introduces a novel algorithm to optimally group scan chains so as to minimize the probability of test data corruption caused by excessive instantaneous IR-drop on scan flip-flops. The experiments show optimal results on all large ITC'99 benchmark circuits.

    DOI： 10.1109/ATS.2017.37

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  • Analysis and mitigation or IR-Drop induced scan shift-errors 査読有り

    Holst S., Schneider E., Kawagoe K., Kochte M., Miyase K., Wunderlich H., Kajihara S., Wen X.

    Proceedings - International Test Conference   2017-December   1 - 8   2017年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2017 IEEE. Excessive IR-drop during scan shift can cause localized IR-drop around clock buffers and introduce dynamic clock skew. Excessive clock skew at neighboring scan flip-flops results in hold or setup timing violations corrupting test stimuli or test responses during shifting. We introduce a new method to assess the risk of such test data corruption at each scan cycle and flip-flop. The most likely cases of test data corruption are mitigated in a non-intrusive way by selective test data manipulation and masking of affected responses. Evaluation results show the computational feasibility of our method for large benchmark circuits, and demonstrate that a few targeted pattern changes provide large potential gains in shift safety and test time with negligible cost in fault coverage.

    DOI： 10.1109/TEST.2017.8242055

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  • On the effects of real time and contiguous measurement with a digital temperature and voltage sensor 査読有り

    Miyake Y., Sato Y., Kajihara S.

    ITC-Asia 2017 - International Test Conference in Asia   125 - 130   2017年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2017 IEEE. The proposed digital sensor measures both temperature and voltage simultaneously in field. The sensor is ring oscillator (RO)-based and its design is fully digital. Its measurement time is shorter than the conventional analog sensors' and it can be placed at any place such as the boundary of a CPU core, GPU core, or Memory. This paper investigates the accuracy of the sensor derived from reduction of temporal and spatial variations. The variations are evaluated by the measurement of a fabricated test chip. When the measurement time is long like the analog sensors, the variations during measurement has a great influence on sensor' accuracy. The comprehensive evaluations show that the total measurement error is smaller than the analog sensors' and it implies the importance of real time and contiguous measurement.

    DOI： 10.1109/ITC-ASIA.2017.8097126

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  • Timing-Accurate Estimation of IR-Drop Impact on Logic- and Clock-Paths during At-Speed Scan Test 査読有り

    Holst S., Schneider E., Wen X., Kajihara S., Yamato Y., Wunderlich H., Kochte M.

    Proceedings of the Asian Test Symposium   19 - 24   2016年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2016 IEEE.IR-drop induced false capture failures and test clock stretch are severe problems in at-speed scan testing. We propose a new method to efficiently and accurately identify these problems. For the first time, our approach considers the additional dynamic power caused by glitches, the spatial and temporal distribution of all toggles, and their impact on both logic paths and the clock tree without time-consuming electrical simulations.

    DOI： 10.1109/ATS.2016.49

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  • A Flexible Power Control Method for Right Power Testing of Scan-Based Logic BIST 査読有り

    Kato T., Wang S., Sato Y., Kajihara S., Wen X.

    Proceedings of the Asian Test Symposium   203 - 208   2016年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2016 IEEE.High power dissipation during scan-based logic BIST is a crucial problem that leads to over-testing. Although controlling test power of a circuit under test (CUT) to an appropriate level is strongly required, it is not easy to control test power in BIST. This paper proposes a novel power controlling method to control the toggle rate of the patterns to an arbitrary level by modifying pseudo random patterns generated by a TPG (Test Pattern Generator) of logic BIST. While many approaches have been proposed to control the toggle rate of the patterns, the proposed approach can provide higher fault coverage. Experimental results show that the proposed approach can control toggle rates to a predetermined target level and modified patterns can achieve high fault coverage without increasing test time.

    DOI： 10.1109/ATS.2016.59

    Kyutacar

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    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85010190269&origin=inward

  • Logic-path-and-clock-path-aware at-speed scan test generation 査読有り

    Li F., Wen X., Miyase K., Holst S., Kajihara S.

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E99A ( 12 )   2310 - 2319   2016年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Copyright © 2016 The Institute of Electronics, Information and Communication Engineers.Excessive IR-drop in capture mode during at-speed scan testing may cause timing errors for defect-free circuits, resulting in undue test yield loss. Previous solutions for achieving capture-power-safety adjust the switching activity around logic paths, especially long sensitized paths, in order to reduce the impact of IR-drop. However, those solutions ignore the impact of IR-drop on clock paths, namely test clock stretch; as a result, they cannot accurately achieve capture-power-safety. This paper proposes a novel scheme, called LP-CP-aware ATPG, for generating high-quality capture-power-safe at-speed scan test vectors by taking into consideration the switching activity around both logic and clock paths. This scheme features (1) LP-CP-aware path classification for characterizing long sensitized paths by considering the IR-drop impact on both logic and clock paths; (2) LP-CP-aware X-restoration for obtaining more effective X-bits by backtracing from both logic and clock paths; (3) LP-CP-aware X-filling for using different strategies according to the positions of X-bits in test cubes. Experimental results on large benchmark circuits demonstrate the advantages of LP-CP-aware ATPG, which can more accurately achieve capture-power- safety without significant test vector count inflation and test quality loss.

    DOI： 10.1587/transfun.E99.A.2310

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  • Temperature and voltage measurement for field test using an Aging-Tolerant monitor 査読有り

    Miyake Y., Sato Y., Kajihara S., Miura Y.

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems   24 ( 11 )   3282 - 3295   2016年11月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    © 2016 IEEE.Measuring temperature and voltage (T&V) in a current VLSI is very important in guaranteeing its reliability, because a large variation of temperature or voltage in field will reduce a delay margin and makes the chip behavior unreliable. This paper proposes a novel method of T&V measurement, which can be used for variety of applications, such as field test, online test, or hot-spot monitoring. The method counts frequencies of more than one ring oscillator (RO), which composes an aging-Tolerant monitor. Then, the T&V are derived from the frequencies using a multiple regression analysis. To improve the accuracy of measurement, three techniques of an optimal selection of RO types, their calibration, and hierarchical calculation are newly introduced. In order to make sure the proposed method, circuit simulation in 180-, 90-, and 45-nm CMOS technologies is performed. In the 180-nm CMOS technology, the temperature accuracy is within 0.99 °C, and the voltage accuracy is within 4.17 mV. Furthermore, some experimental results using fabricated test chips with 180-nm CMOS technology confirm its feasibility.

    DOI： 10.1109/TVLSI.2016.2540654

    Kyutacar

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    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84962589663&origin=inward

  • Physical Power Evaluation of Low Power Logic-BIST Scheme using TEG Chip 査読有り

    Senling Wang, Yasuo Sato, Seiji Kajihara, Hiroshi Takahashi

    ASP Journal of Low Power Electronics   11 ( 4 )   1 - 13   2015年12月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1166/jolpe.2015.1410

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  • Logic/Clock-Path-Aware At-Speed Scan Test Generation for Avoiding False Capture Failures and Reducing Clock Stretcht 査読有り

    Koji Asada, Xiaoqing Wen, Stefan Holst, Kohei Miyase, Seiji Kajihara, Michael A. Kochte, Eric Schneider, Hans-Joachim Wunderlich, Jun Qian

    IEEE Asian Test Symposium   103 - 108   2015年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    India   Mumbai   2015年11月22日  -  2015年11月25日

    DOI： 10.1109/ATS.2015.25

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  • Identification of High Power Consuming Areas with Gate Type and Logic Level Information 査読有り

    Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara

    IEEE European Test Symposium   Paper9.1-1 (6 pages)   2015年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Romania   Cluj-Napoca   2015年05月25日  -  2015年05月29日

    DOI： 10.1109/ETS.2015.7138773

    Scopus

  • Power Evaluation of a Low Power Logic BIST Scheme Using TEG Chip 査読有り

    Senling Wang, Toshiya Nishida, Yasuo Sato, Seiji Kajihara, Hiroshi Takahashi

    IEEE Workshop on RTL and High Level Testing   1 - 6   2014年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Hangzhou   2014年11月19日  -  2014年11月20日

  • Reduction of NBTI-Induced Degradation on Ring Oscillators in FPGA 査読有り

    Yasuo Sato,Masafumi Monden, Yousuke Miyake, Seiji Kajihara

    IEEE Pacific Rim International Symposium on Dependable Computing   59 - 67   2014年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Singapore   Singapore   2014年11月19日  -  2014年11月21日

    DOI： 10.1109/PRDC.2014.16

    Kyutacar

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  • An On-Chip Digital Environment Monitor for Field Test 招待有り 査読有り

    Seiji Kajihara,Yousuke Miyake,Yasuo Sato,Yukiya Miura

    IEEE Asian Test Symposium   254 - 257   2014年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Hangzhou   2014年11月16日  -  2014年11月19日

    DOI： 10.1109/ATS.2014.54

    Scopus

  • Built-In Scrambling Analysis for Yield Enhancement of Embedded Memories 査読有り

    Shyue-Kung Lu, Hao-Cheng Jheng, Hao-Wei Lin, Masaki Hashizume, Seiji Kajihara

    IEEE Asian Test Symposium   16 - 19   2014年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Hangzhou   2014年11月16日  -  2014年11月19日

    DOI： 10.1109/ATS.2014.41

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  • Temperature and Voltage Estimation Using Ring-Oscillator-Based Monitor for Field Test 査読有り

    Yousuke Miyake,Yasuo Sato,Seiji Kajihara,Yukiya Miura

    IEEE Asian Test Symposium   156 - 161   2014年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   Hangzhou   2014年11月16日  -  2014年11月19日

    DOI： 10.1109/ATS.2014.38

    Kyutacar

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  • On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST 査読有り

    Akihiro Tomita,Xiaoqing Wen,Yasuo Sato,Seiji Kajihara,Kohei Miyase,Stefan Holst,Patrick Girard,Mohammad Tehranipoor,Laung-Terng Wan

    IEICE Transactions on Information and Systems   E97-D ( 10 )   2706 - 2718   2014年10月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.2014EDP7039

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    CiNii Article

  • フィールドテストデータの蓄積とその活用

    梶原誠司, 大竹哲史

    信頼性学会誌 ( 日本信頼性学会 )   35 ( 8 )   518 - 518   2013年12月

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    担当区分：責任著者   記述言語：日本語   掲載種別：記事・総説・解説・論説等（その他）

  • オンチップ回路による高精度遅延計測

    三浦幸也, 佐藤康夫, 梶原誠司

    信頼性学会誌 ( 日本信頼性学会 )   35 ( 8 )   451 - 451   2013年12月

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    記述言語：日本語   掲載種別：記事・総説・解説・論説等（その他）

  • 物理劣化による脅威とフィールドテストの役割

    佐藤康夫, 梶原誠司

    信頼性学会誌 ( 日本信頼性学会 )   35 ( 8 )   461 - 461   2013年12月

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    記述言語：日本語   掲載種別：記事・総説・解説・論説等（その他）

  • A Flexible Temperature and Voltage Monitor for Field Test 査読有り

    Yousuke Miyake,Yasuo Sato,Seiji Kajihara,Yukiya Miura

    IEEE Workshop on RTL and High Level Testing   Paper Ⅲ.3.F   2013年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   Yi-Lan   2013年11月21日  -  2013年11月22日

  • On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST 査読有り

    Akihiro TOMITA, Xiaoqing WEN, Yasuo SATO, Seiji KAJIHARA, Patrick GIRARD, Mohammad TEHRANIPOOR, Laung-Terng WANG

    IEEE Asian Test Symposium   19 - 24   2013年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   Yi-Lan   2013年11月18日  -  2013年11月21日

    DOI： 10.1109/ATS.2013.14

    Scopus

  • A Stochastic Model for NBTI-Induced LSI Degradation in Field 査読有り

    Yasuo Sato,Seiji Kajihara

    IEEE Asian Test Symposium   183 - 188   2013年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   Yi-Lan   2013年11月18日  -  2013年11月21日

    DOI： 10.1109/ATS.2013.42

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  • Search Space Reduction for Low-Power Test Generation 査読有り

    Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara

    IEEE Asian Test Symposium   171 - 176   2013年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   Yi-Lan   2013年11月18日  -  2013年11月21日

    DOI： 10.1109/ATS.2013.40

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  • Scan-Out Power Reduction for Logic BIST 査読有り

    Senling Wang,Yasuo Sato,Seiji Kajihara,Kohei Miyase

    IEICE Transactions on Information and Systems   E96-D ( 9 )   2012 - 2020   2013年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.E96.D.2012

    Scopus

    CiNii Article

  • A Capture-Safety Checking Metric Based on Transition-Time-Relation for At-Speed Scan Testing 査読有り

    Kohei Miyase,Ryouta Sakai,Xiaoqing Wen,Masao Aso,Hiroshi Furukawa,Yuta Yamato,Seiji Kajihara

    IEICE Transactions on Information and Systems   E96-D ( 9 )   2003 - 2011   2013年09月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.E96.D.2003

    Scopus

    CiNii Article

  • LCTI-SS: Low-Clock-Tree-Impact Scan Segmentation for Avoiding Shift Timing Failures in Scan Testing 査読有り

    Yuta Yamato, Xiaoqing Wen, Michael A. Kochte, Kohei Miyase, Seiji Kajihara, Laung-Terng Wang

    IEEE Design & Test of Computers   30 ( 4 )   60 - 70   2013年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1109/MDT.2012.2221152

    Scopus

  • Controllability Analysis of Local Switching Activity for Layout Design 査読有り

    Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara

    Workshop on Design and Test Methodologies for Emerging Technologies   Paper 1   2013年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    France   Avignon   2013年05月31日  -  2013年06月01日

  • On Guaranteeing Capture Safety in At-Speed Scan Testing With Broadcast-Scan-Based Test Compression 査読有り

    Kazunari Enokimoto,Xiaoqing Wen,Kohei Miyase,J.-L. Huang,Seiji Kajihara, Laung-Terng Wang

    International Conference on VLSI Design   279 - 284   2013年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   プネー   2013年01月05日  -  2013年01月10日

    DOI： 10.1109/VLSID.2013.201

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  • 4.6 オンチップ回路による高精度遅延計測(第4章:素子特性ばらつき,<特集>ディペンダブルVLSIシステム)

    三浦 幸也, 佐藤 康夫, 梶原 誠司

    日本信頼性学会誌　信頼性 ( 日本信頼性学会 )   35 ( 8 )   2013年01月

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    記述言語：日本語   掲載種別：記事・総説・解説・論説等（学術雑誌）

    DOI： 10.11348/reajshinrai.35.8_451

    CiNii Article

    その他リンク： https://ci.nii.ac.jp/naid/110009688247

  • 5.4 物理劣化による脅威とフィールドテストの役割(第5章:素子特性経時劣化,<特集>ディペンダブルVLSIシステム)

    佐藤 康夫, 梶原 誠司

    日本信頼性学会誌　信頼性 ( 日本信頼性学会 )   35 ( 8 )   2013年01月

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    記述言語：日本語   掲載種別：記事・総説・解説・論説等（学術雑誌）

    DOI： 10.11348/reajshinrai.35.8_461

    CiNii Article

    その他リンク： https://ci.nii.ac.jp/naid/110009688252

  • 10.4 フィールドテストデータの蓄積とその活用(第10章:将来の課題,<特集>ディペンダブルVLSIシステム)

    梶原 誠司, 大竹 哲史

    日本信頼性学会誌　信頼性 ( 日本信頼性学会 )   35 ( 8 )   2013年01月

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    担当区分：筆頭著者   記述言語：日本語   掲載種別：記事・総説・解説・論説等（学術雑誌）

    DOI： 10.11348/reajshinrai.35.8_513

    CiNii Article

    その他リンク： https://ci.nii.ac.jp/naid/110009688280

  • Estimation of the Amount of Don't-Care Bits in Test Vectors 査読有り

    Kohei Miyase, Xiaoqing Wen, Seiji Kajihara

    IEEE Workshop on RTL and High Level Testing   Paper 2.3   2012年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    日本   新潟   2012年11月22日  -  2012年11月23日

  • A Scan-Out Power Reduction Method for Multi-Cycle BIST 査読有り

    Senling Wang,Yasuo Sato,Kohei Miyase,Seiji Kajihara

    IEEE Asian Test Symposium   272 - 277   2012年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   新潟   2012年11月19日  -  2012年11月22日

    DOI： 10.1109/ATS.2012.50

    Kyutacar

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  • Low Power BIST for Scan-Shift and Capture Power 査読有り

    Yasuo Sato, Senling Wang, Takaaki Kato, Kohei Miyase, Seiji Kajihara

    IEEE Asian Test Symposium   173 - 178   2012年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   新潟   2012年11月19日  -  2012年11月22日

    DOI： 10.1109/ATS.2012.27

    Kyutacar

    Scopus

  • DART: Dependable VLSI Test Architecture and Its Implementation 査読有り

    Yasuo Sato,Seiji Kajihara,Tomokazu Yoneda,Kazumi Hatayama,Michiko Inoue,Yukiya Miura,Satoshi Ohtake,Takumi Hasegawa,Motoyuki Sato,Kotaro Shimamura

    IEEE International Test Conference   Paper 15.2   2012年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   アナハイム   2012年11月05日  -  2012年11月08日

    DOI： 10.1109/TEST.2012.6401581

    Kyutacar

    Scopus

  • On Pinpoint Capture Power Management in At-Speed Scan Test Generation 査読有り

    Xiaoqing Wen, Yuichiro Nishida, Kohei Miyase, Seiji Kajihara, Patrick Girard, Mohammad Tehranipoor, Laung-Terng Wang

    IEEE International Test Conference   2012年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   アナハイム   2012年11月05日  -  2012年11月08日

    DOI： 10.1109/TEST.2012.6401548

    Scopus

  • A Failure Prediction Strategy for Transistor Aging 査読有り

    Hyunbean Yi,Tomokazu Yoneda,Michiko Inoue,Yasuo Sato,Seiji Kajihara,Hideo Fujiwara

    IEEE Transactions on VLSI Systems   20 ( 11 )   1951 - 1959   2012年11月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1109/TVLSI.2011.2165304

    Scopus

  • On-chip Temperature and Voltage measurement for Field Testing 査読有り

    Yukiya Miura,Yasuo Sato,Yousuke Miyake,Seiji Kajihara

    IEEE European Test Symposium   Paper 15.2   2012年05月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    France   Annecy   2012年05月28日  -  2015年06月01日

    DOI： 10.1109/ETS.2012.6233035

    Scopus

  • A Novel Capture-Safety Checking Method for Multi-Clock Designs and Accuracy Evaluation with Delay Capture Circuits 査読有り

    Kohei Miyase,Masao Aso,Ryou Ootsuka,Xiaoqing Wen,Hiroshi Furukawa,Yuta Yamato,Kazunari Enokimoto,Seiji Kajihara

    IEEE VLSI Test Symposium   197 - 202   2012年04月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   Hawaii   2012年04月23日  -  2012年04月26日

    DOI： 10.1109/VTS.2012.6231102

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  • Effective Launch-to-Capture Power Reduction for LOS Scheme with Adjacent-Probability-Based X-Filling 査読有り

    K. Miyase, Y. Uchinodan, K. Enokimoto, Y. Yamato, X. Wen, S. Kajihara, F. Wu, L. Dilillo, A. Bosio, P. Girard, A. Virazel

    IEEE 20th Asian Test Symposium   90 - 95   2011年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    India   Dehli   2011年11月20日  -  2011年11月23日

    DOI： 10.1109/ATS.2011.35

    Kyutacar

    Scopus

  • Multi-Cycle Test with Partial Observation on Scan-Based BIST Structure （共著） 査読有り

    Yasuo Sato, Seiji Kajihara, Hiaso Yamaguchi, Makoto Matsuzono

    IEEE 20th Asian Test Symposium   54 - 59   2011年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    India   Dehli   2011年11月  -  2011年11月

    DOI： 10.1109/ATS.2011.34

    Kyutacar

    Scopus

  • A novel scan segmentation design method for avoiding shift timing failures in scan testing 査読有り

    Yuta Yamato,Xiaoqing Wen, Michael A. Kochte, Seiji Kajihara, Kohei Miyase, Laung-Terng Wang

    IEEE International Test Conference   Paper 12.1   2011年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   Anaheim   2011年09月20日  -  2011年09月22日

    DOI： 10.1109/TEST.2011.6139162

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  • SAT-based Capture-Power Reduction for At-Speed Broadcast-Scan-Based Test Compression Architectures 査読有り

    Michael A. Kochte, Kohei Miyase, Xiaoqing Wen, Seiji Kajihara, Yuta Yamato,Kazunari Enokimoto, H.-J. Wunderlich

    IEEE Intl. Symp. on Low Power Electronics and Design   33 - 38   2011年08月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   福岡   2011年08月01日  -  2011年08月03日

    DOI： 10.1109/ISLPED.2011.5993600

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  • Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing 査読有り

    51. Kohei Miyase, Kenji Noda, Hideaki Ito, Kazumi Hatayama, Takashi Aikyo, Yuta Yamato, Hiroshi Furukawa, Xiaoqing Wen, Seiji Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 6 )   1216 - 1226   2011年06月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

    DOI： 10.1587/transinf.E94.D.1216

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    CiNii Article

  • Transition-time-relation based capture-safety checking for at-speed scan test generation 査読有り

    Miyase K., Wen X., Aso M., Furukawa H., Yamato Y., Kajihara S.

    Proceedings -Design, Automation and Test in Europe, DATE   895 - 898   2011年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Excessive capture power in at-speed scan testing may cause timing failures, resulting in test-induced yield loss. This has made capture-safety checking mandatory for test vectors. This paper presents a novel metric, called the TTR (Transition-Time-Relation-based) metric, which takes transition time relations into consideration in capture-safety checking. Capture-safety checking with the TTR metric greatly improves the accuracy of test vector sign-off and low-capture-power test generation. © 2011 EDAA.

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=79957551358&origin=inward

  • Power-Aware Test Generation with Guaranteed Launch Safety for At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kazunari Enokimoto,Kohei Miyase, Yuta Yamato, Michael A. Kochte,Seiji Kajihara, Patrick Girard, Mohammad Tehranipoor

    IEEE VLSI Test Symposium   166 - 171   2011年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   Dana Point   2011年05月02日  -  2011年05月04日

    DOI： 10.1109/VTS.2011.5783778

    Scopus

  • A GA-based x-filling for reducing launch switching activity toward specific objectives in at-speed scan testing 査読有り

    Yuta Yamato, Xiaoqing Wen, Kohei Miyase, Hiroshi Furukawa, Seiji Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 4 )   833 - 840   2011年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

    DOI： 10.1587/transinf.E94.D.833

    Scopus

    CiNii Article

  • Transition-Time-Relation Based Capture-Safety Checking for At-Speed Scan Test Generation 査読有り

    Kohei Miyase,Xiaoqing Wen,Masao Aso,Hiroshi Furukawa,Yuta Yamato,Seiji Kajihara

    Design Automation and Test in Europe   895 - 898   2011年03月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    France   2011年03月  -  2011年03月

    主要論文集（会議）

  • A Pattern Partitioning Algorithm for Field Test 査読有り

    Senling Wang,Seiji Kajihara,Yasuo Sato,Xiaoxin Fan,Sudhakar M Reddy

    IEEE International Workshop on Reliability Aware System Design and Test   31 - 36   2011年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    India   Chennai   2011年01月07日  -  2011年01月08日

  • CAT (Critical-Area-Targeted): A new paradigm for reducing yield loss risk in at-speed scan testing 査読有り

    Wen X., Enokimoto K., Miyase K., Kajihara S., Aso M., Furukawa H.

    ECS Transactions   27 ( 1 )   197 - 202   2010年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    At-speed scan testing is essential in guaranteeing LSI chip quality in the deep-submicron era; however, chip/package damage, yield loss, and reliability degradation may occur in at-speed scan testing due to excessive test power, which can be several times higher than functional power. This problem is especially severe for low-power devices. In this paper, the background of the test power problem is reviewed, and the characteristics of two different types of test power (shift and capture) are highlighted. Then, a general strategy for test power reduction is described. After that, information on a novel CAT (critical-area-targeted) technique for tackling the more challenging problem of capture power reduction is provided. This unique and sophisticated technique can effectively reduces launch switching activity in a pinpoint manner by targeting at areas around long sensitized paths (called critical areas). Evaluation results on industrial circuits demonstrate the need for such CAT techniques. ©The Electrochemical Society.

    DOI： 10.1149/1.3360619

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84857430483&origin=inward

  • X-Identification of Transition Delay Fault Tests for Launch-off Shift Scheme 査読有り

    Kohei Miyase,F. Wu,L. Dilillo,A. Bosio,P. Girard,X. Wen,S. Kajihara

    IEEE Workshop on RTL and High Level Testing   125 - 129   2010年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   上海   2010年12月  -  2010年12月

  • Low-Capture-Power Post-Processing Test Vectors for Test Compression Using SAT Solver 査読有り

    Kohei Miyase,Michael A. Kochte,Xiaoqing Wen,Seiji Kajihara,Hans-Joachim Wunderlich

    International Workshop on Defect and Data Driven Testing   2010年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    2010年11月  -  2010年11月

  • On Test Pattern Compaction with Multi-Cycle and Multi-Observation Scan Test 査読有り

    Seiji Kajihara,Makoto Matsuzono,Hisato Yamaguchi,Yasuo Sato,Kohei Miyase,Xiaoqing Wen

    International Symposium on Communications and Information Technologies   723 - 726   2010年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    東京   2010年10月26日  -  2010年10月29日

    DOI： 10.1109/ISCIT.2010.5665084

    Scopus

  • On Delay Test Quality for Test Cubes 査読有り

    S. Oku,S. Kajihara,Y. Sato,K. Miyase,X. Wen

    IPSJ Transactions on System LSI Design Methodology   3   283 - 291   2010年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

    DOI： 10.2197/ipsjtsldm.3.283

    Scopus

    CiNii Article

  • Aging test strategy and adaptive test scheduling for soc failure prediction 査読有り

    Hyunbean Yi,Tomokazu Yoneda,Michiko Inoue,Yasuo Sato,Seiji Kajihara,Hideo Fujiwara

    IEEE International On-Line Testing Symposium   21 - 26   2010年07月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Greece   Corfu Island   2010年07月05日  -  2010年07月07日

    DOI： 10.1109/IOLTS.2010.5560239

    Scopus

  • A Study of Capture-Safe Test Generation Flow for At-Speed Testing 査読有り

    Kohei Miyase,Xiaoqing Wen,Seiji Kajihara,Yuta Yamato,Atsushi Takashima,Hiroshi Furukawa,Kenji Noda,Hideaki Ito,Kazumi Hatayama,Takashi Aikyo,Kewal K. Saluja

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E93-A ( 7 )   1309 - 1318   2010年07月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

    DOI： 10.1587/transfun.E93.A.1309

    Scopus

    CiNii Article

  • On Estimation of NBTI-Induced Delay Degradation 査読有り

    M. Noda,S. Kajihara,Y. Sato,K. Miyase,X. Wen,Y. Miura

    IEEE European Test Symposium   107 - 111   2010年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Czech Republic   Prague   2010年05月  -  2010年05月

    主要論文集（会議）

    DOI： 10.1109/ETSYM.2010.5512772

    Scopus

  • High Launch Switching Activity Reduction in At- Speed Scan Testing using CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme 査読有り

    Kohei Miyase,Xiaoqing Wen,Hiroshi Furukawa,Yuta Yamato,Seiji Kajihara,Patrick Girard,Laung-Terng Wang,Mohammad Tehranipoor

    IEICE Transactions on Information and Systems   E93-D ( 1 )   2 - 9   2010年01月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • On Calculation of Delay Range in Fault Simulation for Test Cubes 査読有り

    Seiji KAJIHARA,Shinji OKU,Kohei MIYASE,Xiaoqing WEN,Yasuo SATO

    International Symposium on VLSI Design, Automation, and Test   64 - 67   2009年04月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   新竹   2009年04月  -  2009年04月

  • On Delay Calculation in 3-valued Fault Simulation 査読有り

    Shinji OKU,Seiji KAJIHARA,Kohei MIYASE,Xiaoqing WEN,Yasuo SATO

    IEEE Workshop on RTL and High Level Testing   2008年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    札幌市   2008年11月27日  -  2008年11月28日

  • CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme for Reducing Yield Loss Risk in At-Speed Scan Testing 査読有り

    H. Furukawa,X. Wen,K.　Miyase,Y. Yamato,S. Kajihara,P. Girard,L. -T. Wang,M. Tehranipoor

    Asian Test Symposium   397 - 402   2008年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    札幌市   2008年11月24日  -  2008年11月27日

    主要論文集（会議）

  • Effective IR-Drop Reduction in At-Speed Scan Testing Using Distribution-Controlling X-Identification 査読有り

    Kohei Miyase,Kenji Noda,Hideaki Ito,Kazumi Hatayama,Takashi Aikyo,Yuta Yamato,Hiroshi Furukawa,Xiaoqing Wen,Seiji Kajihara

    IEEE/ACM International Conference on Computer-Aided Design   52 - 58   2008年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   San Jose, CA   2008年11月10日  -  2008年11月13日

    主要論文集（会議）

  • GA-Based X-Filling for Reducing Launch Switching Activity in At-Speed Scan Testing 査読有り

    Yuta Yamato,Xiaoqing Wen,Kohei Miyase,Hiroshi Furukawa,Seiji Kajihara

    IEEE International Workshop on Defect and Data Driven Testing   2008年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   Santa Clara, CA   2008年10月30日  -  2008年10月31日

  • Estimation of Delay Test Quality and Its Application to Test Generation 査読有り

    Seiji Kajihara,Shohei Morishima,Masahiro Yamamoto,Xiaoqing Wen,Masayasu Fukunaga,Kazumi Hatayama,Takashi Aikyo

    IPSJ Transactions on System LSI Design Methodology   2008年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Diagnosis of Realistic Defects Based on the X-Fault Model 査読有り

    Ilia Polian,Yusuke Nakamura,Piet Engelke,Stefan Spinner,Kohei Miyase,Seiji Kajihara,Bernd Becker,Xiaoqing Wen

    IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems   2008年04月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Slovakia   Bratislava   2008年04月16日  -  2008年04月18日

  • Low-Capture-Switching- Activity Test Generation for Reducing IR-Drop in At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kohei Miyase,Tatsuya Suzuki,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja

    Journal of Electronic Testing:Theory and Applications   2008年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Aging test strategy and adaptive test scheduling for soc failure prediction 査読有り

    Hyunbean Yi,Tomokazu Yoneda,Michiko Inoue,Yasuo Sato,Seiji Kajihara,Hideo Fujiwara

    IEEE International On-Line Testing Symposium   21 - 26   2008年04月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    2008年04月  -  2008年04月

    主要論文集（会議）

  • A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits 査読有り

    Yuta Yamato,Yusuke Nakamura,Kohei Miyase,Xiaoqing Wen,Seiji Kajihara

    IEICE Transactions on Information and Systems   E91-D   667 - 674   2008年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • On Detection of Bridge Defects with Stuck-at Tests 査読有り

    Kohei Miyase,Kenta Terashima,Xiaoqing Wen,Seiji Kajihara,Sudhakar M. Reddy

    IEICE Transactions on Information and Systems   E91-D ( 3 )   683 - 689   2008年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Estimation of Delay Test Quality and Its Application to Test Generation 査読有り

    Seiji Kajihara,Shohei Morishima,Masahiro Yamamoto,Xiaoqing Wen,Masayasu Fukunaga,Kazumi Hatayama,Takashi Aikyo

    IEEE/ACM International Conference on Computer-Aided Design   413 - 417   2007年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   San Jose, CA   2007年11月05日  -  2007年11月08日

    主要論文集（会議） 代表的研究業績

  • A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kohei Miyase,Seiji Kajihara,Tatsuya Suzuki,Yuta Yamato,Patrick Girard,Yuji Ohsumi,Laung-Terng Wang

    International Test Conference   10 - 10   2007年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   Santa Clara, CA   2007年10月23日  -  2007年10月25日

    主要論文集（会議）

  • A Method for Improving the Bridging Defect Coverage of a Transition Delay Test Set 査読有り

    Kohei Miyase,Xiaoqing. Wen,Seiji. Kajihara,Masahiro Yamamoto,Hiroshi Furukawa

    2007 IEEE International Workshop on Current & Defect Based Testing   51 - 56   2007年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   Santa Clara, CA   2007年10月  -  2007年10月

  • A Novel ATPG Method for Capture Power Reduction during Scan Testing 査読有り

    Xiaoqing Wen,Seiji Kajihara,Kohei Miyase,Tatsuya Suzuki,Kewal K. Saluja,Laung-Terng Wang,Kozo Kinoshita

    IEICE Transactions on Information and Systems   E90-D ( 9 )   1398 - 1405   2007年09月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Critical-Path-Aware X-Filling for Effective IR-Drop Reduction in At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kohei Miyase,Tatsuya Suzuki,Seiji Kajihara,Yuji Ohsumi,Kewal. K. Saluja

    ACM/IEEE Design Automation Conference   527 - 532   2007年06月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    USA   San Diego   2007年06月04日  -  2007年06月08日

    主要論文集（会議）

  • On Finding Don't Cares in Test Sequences for Sequential Circuits 査読有り

    Yoshinobu Higami,Seiji Kajihara,Irith Pomeranz,Shin-ya Kobayashi,Yuzo Takamatsu

    IEICE Trans. Info. & Syst.   E89-D ( 11 )   2748 - 2755   2006年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    主要雑誌

  • An Improved Method of Per-Test X-Fault Diagnosis for Deep-Submicron LSI Circuits 査読有り

    Xiaoqing Wen ,Yuta Yamato,Kohei Miyase,Seiji Kajihara,Hiroshi Furukawa,Laung-Terng Wang ,Kewal K. Saluja,Kozo Kinoshita

    6th IEEE Workshop on RTL and High Level Testing   55 - 60   2006年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    福岡市   2006年11月  -  2006年11月

  • A Highly-Guided X-Filling Method for Effective Low-Capture-Power Scan Test Generation 査読有り

    Xiaoqing Wen,Kohei Miyase,Tatsuya Suzuki,Yuta Yamato,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja

    International Conference on Computer Design   251 - 258   2006年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   San Jose, CA   2006年10月  -  2006年10月

    主要論文集（会議）

  • A Framework of High-quality Transition Fault ATPG for Scan Circuits 査読有り

    Seiji Kajihara,Shohei Morishima,Akane Takuma,Xiaoqing Wen,Toshiyuki Maeda,Shuji Hamada,Yasuo Sato

    International Test Conference   2006年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Santa Clara, CA   2006年10月  -  2006年10月

    主要論文集（会議）

  • Hybrid fault simulation with compiled and event-driven methods 査読有り

    Kenjiro Taniguchi,Hideo Fujii,Seiji Kajihara,Xiaoqing Wen

    IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology   240 - 243   2006年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Tunisia   Tunis   2006年09月  -  2006年09月

  • 統計的遅延品質モデル（SDQM）のフィージビリティ評価 査読有り

    佐藤康夫,浜田周治,前田敏行,高取厚夫,野津山泰行,梶原誠司

    電子情報通信学会論文誌 D-I   J89-D-I ( 8 )   1717 - 1728   2006年08月

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    記述言語：日本語   掲載種別：研究論文（学術雑誌）

  • 多重スキャンツリー設計によるテストデータ量・テスト印加時間の削減 査読有り

    宮瀬 紘平,梶原 誠司,レディ スダーカ

    情報処理学会論文誌   47 ( 6 )   1648 - 1657   2006年06月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A New Method for Low-Capture-Power Test Generation for Scan Testing 査読有り

    Xiaoqing Wen,Yoshiyuki Yamashita,Shohei Morishima,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja,Kozo Kinoshita

    IEICE Trans. Info. & Syst.   E89-D ( 5 )   1679 - 1686   2006年05月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A New ATPG Method for Efficient Capture Power Reduction During Scan Testing 査読有り

    Xiaoqing Wen,Seiji Kajihara,Kohei Miyase,Tatsuya Suzuki,Kewal K. Saluja,Laung-Terng Wang,Khader S. Abdel-Hafez,Kozo Kinoshita

    IEEE VLSI Test Symposium   58 - 63   2006年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Berkley, CA   2006年05月  -  2006年05月

    主要論文集（会議）

  • A statistical quality model for delay testing 査読有り

    Yasuo Sato,Shuji Hamada,Toshiyuki Maeda,Atsuo Takatori,Seiji Kajihara

    IEICE Trans. ELECTRONICS   E89-C ( 3 )   349 - 355   2006年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A dynamic test compaction procedure for high-quality path delay testing 査読有り

    Masayasu Fukunaga,Seiji Kajihara,Xiaoqing Wen,Toshiyuki Maeda,Shuji Hamada,Yasuo Sato

    Asia and South Pacific Design Automation Conference   348 - 353   2006年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    横浜市   2006年01月24日  -  2006年01月27日

    主要論文集（会議）

  • On Improving Defect Coverage of Stuck-at Fault Tests 査読有り

    K. Miyase,K. Terashima,S. Kajihara,X. Wen,S.M. Reddy

    Asian Test Symposium   216 - 221   2005年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    India   Kolkata   2005年12月18日  -  2005年12月21日

    主要論文集（会議）

  • Invisible delay quality - SDQM model lights up what could not be seen 査読有り

    Yasuo Sato,Shuji Hamada,Toshiyuki Maeda,Atsuo Takatori,Yasuyuki Nozuyama,Seiji Kajihara

    International Test Conference   2005年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Austin   2005年11月06日  -  2005年11月11日

    主要論文集（会議）

  • Low-Capture-Power Test Generation for At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Yoshiyuki Yamashita,Shohei Morishima,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja,Kozo Kinoshita

    International Test Conference   2005年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Austin   2005年11月06日  -  2005年11月11日

    主要論文集（会議）

  • Three-Stage Compression Approach to Reduce Test Data Volume and Testing Time for IP Cores in SOCs 査読有り

    Lei Li,Krishnendu Chakrabarty,Seiji Kajihara,Shivakumar Swaminathan

    IEE Proc. Computers & Digital Technique   152 ( 6 )   704 - 712   2005年11月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • On Statistical Estimation of Fault Efficiency for Path Delay Faults Based on Untestable Path Analysis 査読有り

    Masayasu Fukunaga,Seiji Kajihara,Sadami Takeoka

    IEICE Trans. Info. and Syst.   E88-D ( 7 )   1671 - 1677   2005年07月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

  • A Method for Low-Capture-Power At-Speed Scan Test Generation 査読有り

    Xiaoqing Wen,Yoshiyuki Yamashita,Shohei Morishima,Seiji Kajihara,L.-T. Wang,Kewal. K. Saluja,Kozo Kinoshita

    5th IEEE Workshop on RTL and High Level Testing,   40 - 49   2005年07月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   ハルピン   2005年07月  -  2005年07月

  • On Quantifying Observability for Fault Diagnosis of VLSI Circuits　　 査読有り

    Naoya Toyota,Seiji Kajihara,Xiaoqing Wen,Masaru Sanada

    5th IEEE Workshop on RTL and High Level Testing   192 - 197   2005年07月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   ハルピン   2005年07月  -  2005年07月

  • Path Delay Test Compaction with Process Variation Tolerance 査読有り

    Seiji Kajihara,Masayasu Fukunaga,Xiaoqing Wen,Toshiyuki Maeda,Shuji Hamada,Yasuo Sato

    Design Automation Conference   845 - 850   2005年06月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Anaheim   2005年06月13日  -  2005年06月17日

    主要論文集（会議） 代表的研究業績

  • On the Extraction of a Minimum Cube to Justify Signal Line Values 査読有り

    Kohei Miyase,Shinobu Nagayama,Seiji Kajihara,Xiaoqing Wen,Sudhakar M. Reddy

    European Test Symposium   79 - 84   2005年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Estonia   Tallinn   2005年05月22日  -  2005年05月25日

    主要論文集（会議）

  • On Low-Capture-Power Test Generation for Scan Testing 査読有り

    Xiaoqing Wen,Yoshiyuki Yamashita,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja,Kozo Kinoshita

    VLSI Test Symposium   265 - 270   2005年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    America   Palm Springs   2005年05月01日  -  2005年05月05日

    主要論文集（会議）

  • On Design for IDDQ-Based Diagnosability of CMOS Circuits Using Multiple Power Supplies 査読有り

    Xiaoqing WEN,Seiji KAJIHARA,Hideo TAMAMOTO,Kewal K. SALUJA,and Kozo KINOSHITA

    IEICE Trans. Info. and Syst   E88-D ( 4 )   703 - 710   2005年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • 中間故障電圧値を扱う故障シミュレーションの高速化について 査読有り

    温暁青,梶原誠司,玉本英夫,Kewal K. Saluja,樹下行三

    電子情報通信学会論文誌 D-I   J88-D-I ( 4 )   906 - 907   2005年04月

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    記述言語：日本語   掲載種別：研究論文（学術雑誌）

  • Test compression for scan circuits using scan polarity adjustment and pinpoint test relaxation 査読有り

    Yasumi Doi,Seiji Kajihara,Xiaoqing Wen,Lei Li,Krishnendu Chakrabarty

    Asia and South Pacific Design Automation Conference   59 - 64   2005年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   上海   2005年01月  -  2005年01月

    主要論文集（会議）

  • Efficient Space/Time Compression to Reduce Test Data Volume and Testing Time for IP Cores 査読有り

    Lei Li,Krishnendu Chakrabarty,Seiji Kajihara,Shivakumar Swaminathan

    International Conference on VLSI Design   53 - 58   2005年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   2005年01月  -  2005年01月

    主要論文集（会議）

  • Evaluation of Statistical Delay Quality Model 査読有り

    Yasuo Sato,Shuji Hamada,Toshiyuki Maeda,Atsuo Takatori,Seiji Kajihara

    Asia and South Pacific Design Automation Conference   305 - 310   2005年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   上海   2005年01月  -  2005年01月

    主要論文集（会議）

  • On Per-Test Fault Diagnosis Using the X-Fault Model 査読有り

    Xiaoqing Wen,Tokiharu Miyoshi,Seiji Kajihara,Laung-Terng Wang,Kewal K. Saluja,Kozo Kinoshita

    International Conference on Computer-Aided Design   633 - 640   2004年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   San Jose   2004年11月  -  2004年11月

    主要論文集（会議）

  • Techniques for Finding Xs in Test Sequences for Sequential Circuits and Applications to Test Length/Power Reduction 査読有り

    Yoshinobu Higami,Seiji Kajihara,Shin-ya Kobayashi,Yuzo Takamatsu

    Asian Test Symposium   46 - 49   2004年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    台湾   2004年11月  -  2004年11月

    主要論文集（会議）

  • Multiple Scan Tree Design with Test Vector Modification 査読有り

    Kohei Miyase,Seiji Kajihara,Sudhakar M. Reddy

    Asian Test Symposium   76 - 81   2004年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    台湾   2004年11月  -  2004年11月

    主要論文集（会議）

  • On Estimation of Fault Efficiency for Path Delay Faults 査読有り

    Masayasu Fukunaga,Seiji Kajihara,Sadami Takeoka

    Asian Test Symposium   64 - 67   2004年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   西安   2004年11月  -  2004年11月

    主要論文集（会議）

  • On extraction of a cube with the minimum number of literals from a given input vector 査読有り

    Kohei Miyase,Shinobu Nagayama,Seiji Kajihara,Xiaoqing Wen,Sudhakar M. Reddy

    Workshop on RTL and High Level Testing   71 - 76   2004年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    2004年11月  -  2004年11月

  • A Method to Find Don’t Care Values in Test Sequences for Sequential Circuits 査読有り

    Yoshinobu Higami,Seiji Kajihara,Shinya Kobayashi,Yuzo Takamatsu,Irith Pomeranz

    International Conference on Computer Design   397 - 399   2004年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   2004年10月  -  2004年10月

    主要論文集（会議）

  • Scan Tree Design: Test compression with Test Vector Modification 査読有り

    Kohei Miyase,Seiji Kajiahra

    情報処理学会論文誌   44 ( 5 )   1270 - 1278   2004年05月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Efficient Space/Time Compression of Test Data for Multiple Scan Chain Designs 査読有り

    Lei Li,Krishnendu Chakrabarty,Seiji Kajihara,Shivakumar Swaminathan

    European Test Symposium(Informal Digest of Papers)   265 - 266   2004年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    フランス   2004年05月  -  2004年05月

    主要論文集（会議）

  • Enhanced 3-valued logic/fault simulation for full scan circuits using implicit logic values 査読有り

    Seiji Kajihara,Kewal K. Saluja,Sudhakar M. Reddy

    European Test Symposium(Formal proceedings)   108 - 113   2004年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    フランス   2004年05月  -  2004年05月

  • 論理回路に対するテストコスト削減法　－テストデータ量およびテスト実行時間の削減－ 査読有り

    樋上喜信,梶原誠司,市原英行,高松雄三

    電子情報通信学会論文誌D-I   J87-D-I ( 3 )   291 - 307   2004年03月

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    記述言語：日本語   掲載種別：研究論文（学術雑誌）

    主要雑誌 代表的研究業績

  • Test Data Compression Using Don't-Care Identification and Statistical Encoding 査読有り

    Seiji Kajihara,Kenjiro Taniguchi,Kohei Miyase,Irith Pomeranz,Sudhakar M. Reddy

    IEICE Trans. Info. and Syst.,   E87-D ( 3 )   544 - 550   2004年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • XID: Don't Care Identification of Test Patterns for Combinational Circuits 査読有り

    Kohei Miyase,Seiji Kajihara

    IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems   23 ( 2 )   321 - 326   2004年02月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌 代表的研究業績

  • Random Access Scan: A Solution to test power, test data volume and test time 査読有り

    Dong Hyun Baik,Seiji Kajihara,Kewal K. Saluja

    International Conference on VLSI Design   883 - 888   2004年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   2004年01月  -  2004年01月

    主要論文集（会議）

  • Evaluation of Delay Testing based on Path Selection 査読有り

    Masayasu Fukunaga,Seiji Kajihara,Sadami Takeoka,Shinichi Yoshimura

    IEICE Trans. Fundamentals.   E86-A ( 12 )   3208 - 3210   2003年12月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Optimal Scan Tree Construction with Test Vector Modification for Test Compression 査読有り

    Kohei Miyase,Seiji Kajihara

    Asian Test Symposium   136 - 141   2003年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    China   西安   2003年11月  -  2003年11月

    主要論文集（会議）

  • On Test Data Volume Reduction for Multiple Scan Chain Designs 査読有り

    Sudhakar M. Reddy,Kohei Miyase,Seiji Kajihara,Irith Pomeranz

    ACM Transactions on Design Automation of Electronic Systems   8 ( 4 )   460 - 469   2003年10月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • On Combining Pinpoint Test Set Relaxation and Run-Length Codes for Reducing Test Data Volume 査読有り

    Seiji Kajihara,Yasumi Doi,Lei Li,Krishnendu Chakrabarty

    International Conference on Computer Design   387 - 392   2003年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   San Jose   2003年10月  -  2003年10月

    主要論文集（会議）

  • On Selecting Testable Paths in Scan Designs 査読有り

    Yun Shao,Sudhakar M.Reddy,Irith Pomeranz,Seiji Kajihara

    Journal of Electronic Testing Theory and Applications   19 ( 4 )   447 - 456   2003年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • On Effective Criterion of Path Selection for Delay Testing 査読有り

    Masayasu FUKUNAGA,Seiji KAJIHARA,Sadami TAKEOKA(松下電器),Shinichi YOSHIMURA(松下電器)

    Asia and South Pacific Design Automation Conference   757 - 762   2003年01月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    北九州市   2003年01月21日  -  2003年01月24日

  • Test data volume reduction using statistical encoding for multiple scan chain designs 査読有り

    Kenjiro TANIGUCHI,Kohei MIYASE,Seiji KAJIHARA,Irith POMERANZ(Purdue Univ.),Sudhakar M. REDDY(Univ of Iowa)

    3rd IEEE Workshop on RTL ATPG & DFT   106 - 109   2002年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Guam, USA   2002年11月21日  -  2002年11月22日

  • Test Data Compression Using Don't Care Identification and Statistical Encoding 査読有り

    Seiji KAJIHARA,Kenjiro TANIGUCHI,Kohei MIYASE,Irith POMERANZ(Purdue Univ.),Sudhakar M. REDDY(Univ. of Iowa)

    11th IEEE Asian Test Symposium   67 - 72   2002年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Guam, USA   2002年11月18日  -  2002年11月20日

  • On Testing of Interconnect Open Defects in Combinational Logic Circuits with Stems of Large Fanout 査読有り

    Sudhakar M. REDDY(Univ. of Iowa),Irith POMERANZ(Purdue Univ.),Huaxing TANG,Seiji KAJIHARA,Kozo KINOSHITA(Osaka Gakuin Univ.)

    International Test Conference   83 - 89   2002年10月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Baltimore, MD, USA   2002年10月07日  -  2002年10月10日

  • Hybrid BIST Design for n-Detection Test Using Partially Rotational Scan 査読有り

    Kenichi ICHINO(都立大),Takeshi ASAKAWA(都立大),Satoshi FUKUMOTO(都立大),Kazuhiko IWASAKI(都立大),Seiji KAJIHARA

    IEICE Trans. Information and Systems   E85-D ( 10 )   1490 - 1497   2002年10月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Average Power Reduction in Scan Testing by Test Vector Modification 査読有り

    Seiji KAJIHARA,Koji ISHIDA,Kohei MIYASE

    IEICE Trans. Information and Systems   E85-D ( 10 )   1483 - 1489   2002年10月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Don't Care Identification on Specific Bits of Test Patterns 査読有り

    Kohei MIYASE,Seiji KAJIHARA,Irith POMERANZ(Purdue Univ.),Sudhakar M. REDDY(Univ. of Iowa)

    International Conference on Computer Design   194 - 199   2002年09月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Freiburg, Germany   2002年09月16日  -  2002年09月18日

  • テストパターン中の特定ビットにおけるドントケア判定法について 査読有り

    宮瀬紘平,梶原誠司,イリス ポメランツ(Purdue Univ.),スダーカ レディ(Univ. of Iowa)

    情報科学技術フォーラム 情報技術レターズ   1 ( LC-3 )   47 - 48   2002年09月

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    記述言語：日本語   掲載種別：研究論文（その他学術会議資料等）

  • On Selecting Paths to Test in Scan Designs 査読有り

    Yun SHAO(Univ. of Iowa),Sudhakar M. REDDY(Univ. of Iowa),Irith POMERANZ(Purdue Univ.),Seiji KAJIHARA

    European Test Workshop   233 - 238   2002年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Corfu, Greece   2002年05月26日  -  2002年05月29日

  • On Testing of Interconnect Open Faults in Combinational Logic Circuits with Stems of Large Fanout 査読有り

    Huaxing TANG(Univ. of Iowa),Sudhakar M. REDDY(Univ. of Iowa),Irith POMERANZ(Purdue Univ.),Seiji KAJIHARA,Kozo KINOSHITA(Osaka Gakuin Univ.)

    European Test Workshop   127 - 128   2002年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Corfu, Greece   2002年05月26日  -  2002年05月29日

  • On Test Data Volume Reduction for Multiple Scan Chain Designs 査読有り

    Sudhakar M. REDDY(Univ. of Iowa),Kohei MIYASE,Seiji KAJIHARA,Irith POMERANZ(Purdue Univ.)

    IEEE VLSI Test Symposium   103 - 108   2002年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Monterey, CA, USA   2002年04月28日  -  2002年05月02日

  • A Method of Static Test Compaction Based on Don't Care Identification 査読有り

    Kohei MIYASE,Seiji KAJIHARA,Sudhakar M. REDDY(Univ. of Iowa)

    情報処理学会論文誌   43 ( 5 )   1290 - 1293   2002年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Test Vector Modification for Power Reduction during Scan Testing 査読有り

    Seiji KAJIHARA,Koji ISHIDA,Kohei MIYASE

    IEEE VLSI Test Symposium   160 - 165   2002年04月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Monterey, CA, USA   2002年04月28日  -  2002年04月28日

  • A Method of Static Test Compaction Based on Don't Care Identification 査読有り

    Kohei MIYASE,Seiji KAJIHARA,Sudhakar M. REDDY(Univ. of Iowa)

    IEEE International Workshop on Electronic Design, Test & Applications   392 - 395   2002年01月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Christchurch, New Zealand   2002年01月29日  -  2002年01月31日

  • Test Data Compression Using Don't Care Identification and Statistical Encoding 査読有り

    Seiji KAJIHARA,Kenjiro Taniguchi,Irith POMERANZ(Purdue Univ.),and Sudhakar M. REDDY(Univ. of Iowa)

    IEEE International Workshop on Electronic Design, Test & Applications   413 - 416   2002年01月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Christchur, New Zealand   2002年01月29日  -  2002年01月31日

  • Test Power Reduction for Full Scan Sequential Circuits by Test Vector Modification 査読有り

    Seiji KAJIHARA,Koji ISHIDA,Kohei MIYASE

    IEEE Workshop on RTL ATPG & DFT   140 - 145   2001年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Nara, Japan   2001年11月22日  -  2001年11月23日

  • Hybrid BIST Using Partially Rotational Scan 査読有り

    Kenichi ICHINO(Tokyo Metoropolitan Univ.),Takeshi ASAKAWA(Tokyo Metoropolitan Univ.),Satoshi FUKUMOTO(Tokyo Metoropolitan Univ.),Kazuhiko IWASAKI(Tokyo Metoropolitan Univ.),Seiji KAJIHARA

    10th IEEE Asian Test Symposium   379 - 384   2001年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Kyoto, Japan   2001年11月19日  -  2001年11月21日

  • An Efficient Method to Identify Untestable Path Delay Faults 査読有り

    Yun SHAO(Univ. of Iowa),Seiji KAJIHARA,Irith POMERANZ(Purdue Univ.),Sudhakar M. REDDY(Univ. of Iowa)

    10th IEEE Asian Test Symposium   233 - 238   2001年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Kyoto, Japan   2001年11月19日  -  2001年11月21日

  • On Identifying Don't Care Inputs of Test Patterns for Combinational Circuits 査読有り

    Seiji KAJIHARA,Kohei MIYASE

    IEEE/ACM International Conference on Computer-Aided Design   364 - 369   2001年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Sun Jose, CA, USA   2001年11月04日  -  2001年11月08日

  • Test volume reduction for multiple scan chain designs by modifyingand encoding scan vectors 査読有り

    Kohei MIYASE,Seiji KAJIHARA,Irith POMERANZ(purdue Univ.),Sudhakar M. REDDY(Univ. of Iowa)

    2nd IEEE International Workshop on Test Resource Partitioning   2001年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Baltimore, MD, USA   2001年11月01日  -  2001年11月02日

  • Selection of Potentially Testable Path Delay Faults for Test Generation 査読有り

    Atsushi MURAKAMI,Seiji KAJIHARA,Tsutomu SASAO,Irith POMERANZ(Univ. of Iowa),Sudhakar M. REDDY(Univ. of Iowa)

    Proceedings of IEEE International Test Conference   376 - 384   2001年10月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Atlantic City, NJ, USA   2001年10月01日  -  2001年10月06日

  • トランジション故障を検出するBIST指向テストパターン発生回路 査読有り

    浅川毅(都立大),岩崎一彦(都立大),梶原誠司

    電子情報通信学会論文誌D-I   J84-D-I ( 2 )   165 - 172   2001年04月

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    記述言語：日本語   掲載種別：研究論文（その他学術会議資料等）

  • 最小テスト集合でテスト可能な加算器について 査読有り

    梶原誠司,笹尾勤

    情報処理学会論文誌   42 ( 4 )   1045 - 1053   2001年04月

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    記述言語：日本語   掲載種別：研究論文（その他学術会議資料等）

  • Enhanced Untestable Path Analysis Using Edge Graphs 査読有り

    Seiji KAJIHARA,Takashi SHIMONO,Irith POMERANZ(Univ. of Iowa),Sudhakar M. REDDY(Univ. of Iowa)

    Proceedings of 9th IEEE Asian Test Symposium   139 - 144   2000年12月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Taipei, Taiwan   2000年12月04日  -  2000年12月06日

  • On Validating Data Hold Times for Flip-flops in Sequential Circuits 査読有り

    Sudhakar M. REDDY(Univ. of Iowa),Irith POMERANZ(Univ. of Iowa),Seiji KAJIHARA,Atsushi MURAKAMI,Sadami TAKEOKA(Matsushita),Mitsuyasu OHTA(Matsushita)

    Proceedings of IEEE International Test Conference   317 - 324   2000年10月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Atlantic City, NJ, USA   2000年10月01日  -  2000年10月06日

  • On Processing Order for Obtaining Implication Relations in Static Learning 査読有り

    Hideyuki Ichihara(Hiroshima City Univ.),Seiji Kajihara,Kozo Kinoshita(Osaka Univ.)

    IEICE Trans. Information and Systems   E83-D ( 10 )   1908 - 1911   2000年04月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • テスト数制限下でのテスト生成手法について 査読有り

    市原英行（大阪大）,梶原誠司,樹下行三（大阪大）

    電子情報通信学会論文誌 D-I   J82-D-I ( 7 )   861 - 868   2000年04月

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    記述言語：日本語   掲載種別：研究論文（その他学術会議資料等）

  • 論理回路における遅延テスト不要パスの高速導出法 査読有り

    梶原誠司,樹下行三（大阪大）,イリス ポメランツ(Univ. of Iowa),スダーカ M. レディ(Univ. of Iowa)

    電子情報通信学会論文誌D-I   J82-D-I ( 7 )   888 - 896   2000年04月

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    記述言語：日本語   掲載種別：研究論文（その他学術会議資料等）

  • On an Effective Selection of IDDQ Measurement Vectors for Sequential Circuits 査読有り

    Hideyuki Ichihara(Osaka Univ.),Seiji Kajihara,Kozo Kinoshita(Osaka Univ.)

    8th IEEE Asian Test Symposium   147 - 152   1999年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Shanghai, China   1999年11月16日  -  1999年11月18日

  • On Compact Test Sets for Multiple Stuck-at Faults in Large Circuits 査読有り

    Seiji Kajihara,Atsushi Murakami,Tomohisa Kaneko

    8th IEEE Asian Test Symposium   20 - 24   1999年11月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    Shanghai, China   1999年11月16日  -  1999年11月18日

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著書

  • はかる×わかる半導体-応用編

    浅田邦博（監修）,井上智生，井上美智子，岩崎一彦，温暁青，梶原誠司，小林春夫，小松聡，佐藤康夫，志水勲，高橋寛，畠山一実（共著 ,  範囲: 第１章1.1，1.2，1.4）

    日経BPコンサルティング  2019年05月  （ ISBN:978-4-86443-130-9 ）

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    記述言語：日本語

    高度な半導体の設計、製造および高品質な回路設計手法、 最新の品質保証など、より実務に近く深い知識を解説しています。 本書は、半導体技術者検定 エレクトロニクス2級 「設計と製造」「応用と品質」の 公式テキストとして採用されています。

  • はかる×わかる半導体　半導体テスト技術者検定3級問題集

    浅田邦博（監修）,小松聡,温暁青,梶原誠司,佐藤康夫,中村和之,井上美智子,小林春夫,畠山一実,志水勲,岩崎一彦,井上智生,高橋寛（共著）

    日経BPコンサルティング  2014年12月  （ ISBN:978-4-8644-3071-5 ）

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    記述言語：日本語

    「半導体テスト技術者検定」の受検者向けに、問題と解答・解説をまとめた問題集．

  • はかる×わかる半導体-入門編

    浅田邦博（監修）,温暁青,梶原誠司,小松聡,佐藤康夫,志水勲,中村和之,畠山一実（共著 ,  範囲: 序章）

    日経BPコンサルティング  2013年05月  （ ISBN:978-4-8644-3039-5 ）

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    記述言語：日本語

    半導体の構造から試験手法までわかりやすく解説

口頭発表・ポスター発表等

  • デジタル温度電圧センサにおける特定温度電圧領域の推定精度向上手法

    井上賢二

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2018年02月20日   記述言語：日本語   開催地：東京  

  • FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2017年12月25日   記述言語：日本語   開催地：秋田市  

  • On Avoiding Test Data Corruption by Optimal Scan Chain Grouping

    Yucong Zhang

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2017年11月06日 - 2017年11月08日   記述言語：英語   開催地：熊本市  

  • スキャンベース論理BISTにおけるマルチサイクルテストの中間観測FF選出手法について

    大島繁之

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2017年11月06日 - 2017年11月08日   記述言語：日本語   開催地：熊本市  

  • デジタル温度電圧センサにおける温度2点補正手法の検討

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2017年07月26日 - 2017年07月28日   記述言語：日本語   開催地：秋田市  

  • 論理BISTにおけるスキャンイン電力 制御手法とTEG評価

    加藤隆明

    情報処理学会DAシンポジウム  情報処理学会

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    開催期間： 2016年09月14日 - 2016年09月16日   記述言語：日本語   開催地：加賀市  

  • 論理パスとクロックパスを考慮した実速度スキャンテスト生成手法について

    李富強

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2016年02月17日   記述言語：日本語   開催地：東京  

  • デジタルモニタを用いたチップ内温度電圧変動の測定について

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2015年12月18日   記述言語：日本語   開催地：村上市（新潟)  

  • FPGAのオンチップ遅延測定における温度影響補正の検討

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2015年12月01日 - 2015年12月03日   記述言語：日本語   開催地：長崎市  

  • リングオシレータを用いたFPGA上の完全デジタル温度モニタ

    三宅庸資

    情報処理学会DAシンポジウム  情報処理学会

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    開催期間： 2015年08月26日 - 2015年08月28日   記述言語：日本語   開催地：加賀市  

  • FPGAのリングオシレータにおけるNBTI劣化量の低減と制御に関する検討

    佐藤康夫

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2014年12月19日   記述言語：日本語   開催地：高岡市  

  • FPGAのリングオシレータを利用した温度モニタ

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2014年12月19日   記述言語：日本語   開催地：高岡市  

  • FPGAにおけるオンチップ遅延測定について

    安部賢太朗

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2014年11月28日   記述言語：日本語   開催地：別府市  

  • 低電力BIST手法におけるキャプチャ電力のTEG評価

    西田敏也

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2014年06月20日   記述言語：日本語   開催地：東京都  

  • FPGAの自己テストのための可変タイミングクロック生成

    佐藤康夫

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2013年12月13日   記述言語：日本語   開催地：七尾市  

  • 論理BISTにおけるスキャンイン電力制御回路のTEG評価について

    加藤隆明

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2013年11月29日   記述言語：日本語   開催地：鹿児島市  

  • データマイニング手法によるバーンインテスト結果予測の検討

    野々山聡

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2013年11月29日   記述言語：日本語   開催地：鹿児島市  

  • FPGAにおける複数の周波数特性を実現するためのリングオシレータ構成法の検討

    三宅庸資

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2013年11月28日   記述言語：日本語   開催地：鹿児島市  

  • マルチサイクルBISTにおけるスキャン出力の電力低減手法

    王森レイ

    電子情報通信学会DC研究会  電子情報通信学会

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    開催期間： 2012年11月28日   記述言語：日本語   開催地：福岡市  

  • フィールドテストのための温度・電圧モニタ回路構成の検討

    津森渉

    電子情報通信学会DC研究会 

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    開催期間： 2012年11月28日   記述言語：日本語   開催地：福岡市  

  • フィールド高信頼化のための回路・システム機構

    本人

    電子情報通信学会2009年総合大会講演論文集 

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    開催期間： 2009年03月17日 - 2009年03月20日   記述言語：日本語   開催地：日本 松山市  

  • 論理回路の経時変化の発生箇所について

    情報創成工学専攻

    第60回FTC研究会 

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    開催期間： 2009年01月29日 - 2009年01月31日   記述言語：日本語   開催地：日本 山形市  

  • 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について

    情報創成工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2008年11月17日 - 2008年11月19日   記述言語：日本語   開催地：日本 北九州市  

  • 3値論理シミュレーションにおける遅延計算について

    情報システム専攻

    第59回FTC研究会 

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    開催期間： 2008年07月17日 - 2008年07月19日   記述言語：日本語   開催地：日本 石川県羽咋郡志賀町  

  • 論理回路の動作環境とトランジスタの劣化特性について

    情報システム工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2008年06月20日   記述言語：日本語   開催地：日本 東京  

  • 実速度スキャンテストにおけるキャプチャ時消費電力削減手法

    情報システム専攻

    第58回FTC研究会 

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    開催期間： 2008年01月10日 - 2008年01月12日   記述言語：日本語   開催地：日本 雲仙市  

  • 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について

    情報創成工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2007年11月20日   記述言語：日本語   開催地：日本 北九州市  

  • Per-Test X故障診断手法の診断分解能向上について

    情報創成工学専攻

    LSIテスティングシンポジウム2007 

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    開催期間： 2007年11月07日 - 2007年11月09日   記述言語：日本語   開催地：日本 豊中市  

  • A Transition Delay Test Generation Method for Capture Power Reduction during At-Speed Scan Testing

    情報創成工学専攻

    Microelectronics Assembling and Packaging & Reverse Trade Show 2007 

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    開催期間： 2007年10月   記述言語：英語   開催地：日本 北九州市  

  • LSI回路のX故障による Per-Test 故障診断手法の拡張について

    情報創成工学専攻

    電子情報通信学会技術研究報告　信頼性研究会 

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    開催期間： 2007年09月14日   記述言語：日本語   開催地：日本 高知県香美市  

  • 順序回路用故障シミュレーションにおけるコンパイル方式の適用と効果について

    情報システム専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2007年02月   記述言語：日本語   開催地：日本 東京都  

  • 低消費電力テストのための制約付テスト生成手法について

    情報創成工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2007年01月18日 - 2007年01月19日   記述言語：日本語   開催地：日本 東京都  

  • 遅延テスト品質の正確な評価法とテスト生成への応用

    情報創成工学専攻

    第56回ＦＴＣ研究会 

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    開催期間： 2007年01月11日 - 2007年01月13日   記述言語：日本語   開催地：日本 出雲市  

  • ブロードサイドテストにおけるN回検出用テストパターンに対するX判定

    情報システム専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2006年11月   記述言語：日本語   開催地：日本 北九州市  

  • LSI回路の新しいX故障によるPer-Test故障診断手法について

    情報システム専攻

    LSIテスティングシンポジウム 

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    開催期間： 2006年11月   記述言語：日本語   開催地：日本 豊中市  

  • コンパイル方式とイベント駆動方式を用いた故障シミュレーションの高速化について

    情報システム専攻

    第55回ＦＴＣ研究会 

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    開催期間： 2006年07月20日 - 2006年07月22日   記述言語：日本語   開催地：日本 一関市  

  • フルスキャン順序回路用2パターンテストに対するドントケア判定

    情報システム専攻

    情報処理学会 ＤＡシンポジウム 2006 

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    開催期間： 2006年07月   記述言語：日本語   開催地：日本 浜松市  

  • テスト生成における間接含意の効率的な生成方法

    電子情報通信学会VLD研究会技術研究報告 

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    開催期間： 2006年05月11日   記述言語：日本語   開催地：日本 松山  

  • ブロードサイド方式におけるパス長を考慮した遷移故障用テストパターン生成について

    情報創成工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2006年02月   記述言語：日本語   開催地：日本 東京  

  • ブロードサイドテストにおける高品質テストパターンの生成について

    電子情報工学科

    第54回ＦＴＣ研究会 

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    開催期間： 2006年01月   記述言語：日本語   開催地：日本  

  • スキャンテストにおけるキャプチャ時の低消費電力化に効果的なテスト集合変更について

    情報創成工学専攻

    電子情報通信学会技術研究報告 

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    開催期間： 2005年11月30日 - 2005年12月02日   記述言語：日本語  

  • 故障診断のための観測性の定量化について

    情報システム専攻

    LSIテスティングシンポジウム2005 

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    開催期間： 2005年11月   記述言語：日本語   開催地：日本 吹田市  

  • X故障モデルに対する故障シミュレーションの効率化について

    情報創成工学専攻

    第53回ＦＴＣ研究会 

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    開催期間： 2005年07月   記述言語：日本語   開催地：日本  

  • SoCにおけるブロードキャストスキャンテスト効率化手法について

    情報システム専攻

    第53回ＦＴＣ研究会 

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    開催期間： 2005年07月   記述言語：日本語   開催地：日本  

  • 縮退故障用テストパターンのブリッジ故障検出率向上手法について

    情報システム専攻

    情報処理学会 ＤＡシンポジウム 2005 

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    開催期間： 2005年07月   記述言語：日本語   開催地：日本 浜松市  

  • ディレイ品質を予測する統計的品質モデル

    半導体露光学研究センター　浜田周治

    電子情報通信学会技術研究報告 

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    開催期間： 2005年02月   記述言語：日本語   開催地：日本 東京  

  • 超微細ＬＳＩのパス遅延故障に対するテスト圧縮法について

    本人

    電子情報通信学会技術研究報告 

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    開催期間： 2005年02月   記述言語：日本語   開催地：日本 東京  

  • スキャンテストにおけるキャプチャ時の消費電力削減を考慮したテスト生成

    第52回ＦＴＣ研究会 

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    開催期間： 2005年01月   記述言語：日本語   開催地：日本 富山市  

  • 順序回路に対するテスト系列中のドントケア値発見とテスト圧縮・消費電力削減への応用について

    愛媛大　樋上喜信

    電子情報通信学会技術研究報告 

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    開催期間： 2005年01月   記述言語：日本語   開催地：日本 東京  

  • 故障診断のための観測性の定量化について

    情報システム専攻　豊田直哉

    電子情報通信学会技術研究報告 

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    開催期間： 2005年01月   記述言語：日本語   開催地：日本 東京  

  • タイミングを考慮した統計的遅延品質評価方法

    半導体理工学研究センター　浜田周治

    第52回ＦＴＣ研究会 

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    開催期間： 2005年01月   記述言語：日本語   開催地：日本 富山市  

  • 入力ベクトルからの信号値を正当化する最小キューブ抽出

    本人

    電子情報通信学会技術研究報告 

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    開催期間： 2004年12月   記述言語：日本語   開催地：日本 北九州市  

  • スキャン極性調節とピンポイントテスト変換によるテスト圧縮

    情報システム専攻　土井康稔

    電子情報通信学会技術研究報告 

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    開催期間： 2004年12月   記述言語：日本語   開催地：日本 北九州市  

  • X故障モデルを用いたPer-Test故障診断手法について

    本人

    LSIテスティングシンポジウム2004 

    　詳細を見る

    開催期間： 2004年11月   記述言語：日本語   開催地：日本  

  • トランジスタの動作領域を考慮したデジタル回路のテストと解析

    情報システム専攻　山下善之

    第51回ＦＴＣ研究会 

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    開催期間： 2004年07月   記述言語：日本語   開催地：日本  

  • X故障モデルを用いたSLAT故障診断手法について

    情報システム専攻　三好勅元

    情報処理学会 ＤＡシンポジウム 

    　詳細を見る

    開催期間： 2004年07月   記述言語：日本語   開催地：日本 浜松  

  • Random Access Scan: A Solution to test power, test data volume and test time

    本人

    電子情報通信学会技術研究報告, DC2003-98 

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    開催期間： 2004年02月   記述言語：英語   開催地：日本  

  • Enhanced 3-valued logic/fault simulation for full scan circuits using implicit logic values

    本人

    第50回ＦＴＣ研究会 

    　詳細を見る

    開催期間： 2004年01月   記述言語：英語   開催地：日本  

  • 多重スキャンツリー設計によるテスト圧縮手法

    情報システム専攻　宮瀬紘平

    電子情報通信学会技術研究報告 

    　詳細を見る

    開催期間： 2003年11月   記述言語：日本語   開催地：日本  

  • ランレングス符号とピンポイントテストパターン変換によるテストデータ量削減

    情報システム専攻　土井康稔

    電子情報通信学会技術研究報告 

    　詳細を見る

    開催期間： 2003年11月   記述言語：日本語   開催地：日本  

  • 順序回路のテスト系列中のドントケア値発見法

    愛媛大学　樋上喜信

    平成１５年電気学会電子・情報・システム部門大会講演論文集 

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    開催期間： 2003年08月   記述言語：日本語   開催地：日本  

  • テスト不能パス解析に基づくパス遅延故障検出効率の統計的推定について

    情報システム専攻　福永昌勉

    第49回ＦＴＣ研究会資料 

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    開催期間： 2003年07月   記述言語：日本語   開催地：日本  

  • パス遅延故障テストにおける故障検出率の推定法

    情報システム専攻　福永昌勉

    電子情報通信学会 技術研究報告，DC2002-85 

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    開催期間： 2003年02月21日   記述言語：日本語   開催地： 東京  

  • スキャンツリーを用いたテストデータ量削減について

    第48回ＦＴＣ研究会資料 

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    開催期間： 2003年01月09日 - 2003年01月11日   記述言語：日本語   開催地： 高知市  

  • 符号化技術を用いた多重スキャン回路のテストデータ量削減について

    情報処理学会 研究報告 2002-SLDM-107 

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    開催期間： 2002年11月27日 - 2002年11月28日   記述言語：日本語   開催地： 滋賀県守山市  

  • 静的学習における効率的な間接含意の発見と保存について

    電子情報通信学会 技術研究報告 VLD2002-86 

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    開催期間： 2002年11月27日 - 2002年11月28日   記述言語：日本語   開催地： 滋賀県守山市  

  • ディレイテストにおけるパス選択基準とテストクオリティの評価

    電子情報通信学会 FTS研究会 技術研究報告 

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    開催期間： 2002年02月22日   記述言語：日本語   開催地： 東京  

  • パス遅延故障のテストに有効なパスの選択について

    第46回ＦＴＣ研究会 

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    開催期間： 2002年01月10日 - 2002年01月12日   記述言語：日本語   開催地： 熊本県阿蘇町  

  • BIST指向n検出TPGの提案

    電子情報通信学会 技術研究報告（FTS研究会） 

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    開催期間： 2001年11月29日 - 2001年11月30日   記述言語：日本語   開催地： 滋賀県守山市  

  • 二重検出法に基づく故障シミュレーションの高速化について

    電子情報通信学会FTS研究会技術報告 

    　詳細を見る

    開催期間： 2001年11月28日 - 2001年11月29日   記述言語：日本語   開催地： 北九州  

  • 論理回路のテストパターンに含まれるドントケアの判定法について

    情報処理学会 システムＬＳＩ設計技術研究会 

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    開催期間： 2001年11月28日 - 2001年11月29日   記述言語：日本語   開催地： 北九州  

  • ドントケア判定と符号化によるテストデータ圧縮について

    電子情報通信学会FTS研究会技術報告 

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    開催期間： 2001年11月28日 - 2001年11月29日   記述言語：日本語   開催地： 北九州  

  • 部分ローテート型スキャンを用いたハイブリッドＢＩＳＴ

    第45回ＦＴＣ研究会 

    　詳細を見る

    開催期間： 2001年07月30日 - 2001年07月31日   記述言語：日本語   開催地： 弘前  

  • テストパターン中のドントケアの検出とその応用

    第45回ＦＴＣ研究会 

    　詳細を見る

    開催期間： 2001年07月30日 - 2001年07月31日   記述言語：日本語   開催地： 弘前  

  • テストベクトル変換によるテスト時の消費電力低減手法について

    情報処理学会 ＤＡシンポジウム2001 

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    開催期間： 2001年07月23日 - 2001年07月25日   記述言語：日本語   開催地： 浜松  

  • テスト不能なパス遅延故障判定の高精度化手法について

    情報処理学会 ＤＡシンポジウム2000 論文集 

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    開催期間： 2001年07月17日 - 2001年07月19日   記述言語：日本語   開催地： 浜松市  

  • ショーパスディレイ：故障モデルとテスト生成

    電子情報通信学会 技術研究報告（FTS研究会） 

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    開催期間： 2001年02月08日 - 2001年02月09日   記述言語：日本語   開催地： 東京  

  • ショートパスディレイテスト手法

    第44回ＦＴＣ研究会 

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    開催期間： 2001年01月25日 - 2001年01月27日   記述言語：日本語   開催地： 福井  

  • BIST指向n検出テストパターンの圧縮法

    電子情報通信学会情報・システムソサイエティ大会論文講演集，情報・システム 1 

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    開催期間： 2000年09月30日 - 2000年10月03日   記述言語：日本語   開催地： 名古屋市  

  • テストパターン中のドントケアの発見手法について

    2000年電子情報通信学会総合大会論文講演集, 情報・システム 1, D-10-5 

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    開催期間： 2000年03月28日 - 2000年03月31日   記述言語：日本語   開催地： 東広島市  

  • 遺伝的アルゴリズムを用いたテスト圧縮について

    2000年電子情報通信学会総合大会論文講演集，情報・システム 1, D-10-6 

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    開催期間： 2000年03月28日 - 2000年03月31日   記述言語：日本語   開催地： 東広島市  

  • ディレイ故障を検出するBIST用テストパターン発生回路

    情報処理学会 研究報告(システムＬＳＩ設計技術研究会) 

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    開催期間： 2000年02月02日 - 2000年02月03日   記述言語：日本語   開催地： 東京都  

  • トランジション故障に対するコンパクトテストについて

    第42回ＦＴＣ研究会資料 

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    開催期間： 2000年01月20日 - 2000年01月22日   記述言語：日本語   開催地： 奈良県山辺郡都祁村  

  • パス遅延故障におけるパス選択とテスト生成について

    電子情報通信学会 技術研究報告（フォールトトレラントシステム研究会） 

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    開催期間： 1999年11月26日 - 1999年11月27日   記述言語：日本語   開催地： 滋賀県守山市  

  • 含意に基づいたテスト不能パス解析の効率化について

    第41回ＦＴＣ研究会資料 

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    開催期間： 1999年07月29日 - 1999年07月31日   記述言語：日本語   開催地： 高松市  

  • テスト不能パス解析を用いたパス遅延故障のテスト生成について

    第41回ＦＴＣ研究会資料 

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    開催期間： 1999年07月29日 - 1999年07月31日   記述言語：日本語   開催地： 高松市  

  • On maximizing multiple bridging fault coverage with limited number of measurement vectors for sequential circuits

    第41回ＦＴＣ研究会資料 

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    開催期間： 1999年07月29日 - 1999年07月31日   記述言語：日本語   開催地： 高松市  

  • ベクトルペア解析による多重縮退故障のテスト圧縮について

    情報処理学会 ＤＡシンポジウム'99 論文集 

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    開催期間： 1999年07月15日 - 1999年07月17日   記述言語：日本語   開催地： 浜松市  

  • On Test Generation with a Limited Number of Tests

    9th Great Lakes Symposium on VLSI 

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    開催期間： 1999年03月04日 - 1999年03月06日   記述言語：英語   開催地： Ypsilanti, Michigan, USA  

  • パス遅延故障のテストにおけるパス選択手法について

    電子情報通信学会 技術研究報告（フォールトトレラントシステム研究会） 

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    開催期間： 1999年02月04日 - 1999年02月05日   記述言語：日本語   開催地： 東京  

  • トランジション故障に対するテストパターンの極小化手法について

    電子情報通信学会 技術研究報告（フォールトトレラントシステム研究会） 

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    開催期間： 1999年02月04日 - 1999年02月05日   記述言語：日本語   開催地： 東京  

  • An Efficient Procedure for Obtaining Indirect Implications and Its Application to Redundancy Identification

    7th IEEE Asian Test Symposium 

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    開催期間： 1998年12月02日 - 1998年12月04日   記述言語：英語   開催地： Singapore  

  • IDDQテストにおける故障検出率の最大化について

    第39回ＦＴＣ研究会資料 

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    開催期間： 1998年07月16日 - 1998年07月18日   記述言語：日本語   開催地： 高山，岐阜  

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工業所有権

  • 故障検出システム、生産回路及びプログラム

    佐藤　康夫,王森レイ,宮瀬紘平,梶原誠司

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    出願番号：10-2014-7034398  出願日：2014年12月08日

  • 故障検出システム、生産回路及びプログラム

    佐藤　康夫,王森レイ,宮瀬紘平,梶原誠司

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    出願番号：14/402,732  出願日：2014年11月21日

  • 故障検出システム、生成回路及びプログラム

    佐藤康夫、王森レイ、宮瀬紘平、梶原誠司

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    出願番号：特願2014-516759  出願日：2013年05月14日

    登録番号：6223967  登録日：2017年10月13日

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記憶媒体

    佐藤康夫、梶原誠司

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    出願番号：特願2013-553292  出願日：2013年01月09日

    登録番号：5988443  登録日：2016年08月19日

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記録媒体

    佐藤康夫、梶原誠司

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    出願番号：特願2013-553292  出願日：2013年01月09日

    公開番号：WO2013/105564  公開日：2013年07月18日

  • 故障検出システム、生産回路及びプログラム

    佐藤　康夫,王森レイ,宮瀬紘平,梶原誠司

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    出願番号：'特願2012-117842  出願日：2012年05月23日

  • 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体

    佐藤康夫、梶原誠司

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    出願番号：2012-537651  出願日：2011年09月28日

    登録番号：5845187  登録日：2015年11月27日

  • 半導体装置、検知方法及びプログラム

    佐藤康夫,梶原誠司,井上美智子,米田友和,李賢彬,三浦幸也

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    出願番号：2012-505659  出願日：2011年03月14日

    登録番号：5737524  登録日：2015年05月01日

  • 半導体装置、検知方法及びプログラム

    佐藤康夫,梶原誠司,井上美智子,米田友和,李賢彬,三浦幸也

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    出願番号：13/635,057  出願日：2011年03月14日

    登録番号：9316684  登録日：2016年04月19日

  • 半導体装置、検知方法及びプログラム

    佐藤康夫,梶原誠司,井上美智子,米田友和,李賢彬,三浦幸也

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    出願番号：201180014113.1  出願日：2011年03月14日

    登録番号：ZL201180014113.1  登録日：2014年12月10日

  • リング発振器

    佐藤康夫,三浦幸也,梶原誠司

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    出願番号：2011-008850  出願日：2011年01月19日

  • リング発振器

    三浦幸也、佐藤康夫、梶原誠司

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    出願番号：2011-008850  出願日：2011年01月19日

    登録番号：6083586  登録日：2017年02月03日

  • 生成装置、生成方法、及び、プログラム

    Kohei Miyase, Xiaoqing Wen, Seiji Kajihara, Yuta Yamato

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    出願番号：200980134361.2  出願日：2009年07月30日

    登録番号：10-1555736  登録日：2015年09月18日

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講演

  • A Fully Digital Temperature and Voltage Sensor for IoT Devices

    5th International Symposium on Applied Engineering and Sciences (SAES2017)  2017年11月  Univerisiti Putra Malaysia

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    講演種別：基調講演   開催地：Univerisiti Putra Malaysia  

  • Right Power Testing for Scan-Based BIST and Its Evaluation with TEG Chips

    The 11th VLSI Test Technology Workshop  2017年07月  Taiwann IC Design Society

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    講演種別：基調講演   開催地：Sun Moon Lake Teachers' Hostel. Taiwan  

  • Growth of ATS in the 21st century: Outlook of the future of ATS in Japan

    25th IEEE Asian Test Symposium  2016年11月  IEEE Computer Society

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    講演種別：パネル討論   開催地：広島市  

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    日本信頼性学会　第24回春季信頼性シンポジウム  2016年05月  日本信頼性学会

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    講演種別：特別講演   開催地：東京  

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    電子情報通信学会デザインガイア2015  2015年12月  電子情報通信学会

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    講演種別：招待講演   開催地：長崎市  

  • Failure Prediction of Logic Circuits for High Field Reliability

    16th IEEE Workshop on RTL and High Level Testing  2015年11月  IEEE Computer Society

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    講演種別：招待講演   開催地：Mumbai, India  

  • VLSI design and testing for enhanced systems dependability

    International Workshop on Reliability Aware System Design and Test  2013年01月  IEEE Computer Society

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    講演種別：招待講演   開催地：India  

  • 組込み自己テストによるフィールド高信頼化について

    電子情報通信学会デザインガイア2012  2012年11月  電子情報通信学会

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    講演種別：招待講演   開催地：福岡市  

  • Failure Prediction of Logic Circuits for High Field Reliability

    International Workshop on Reliability Aware System Design and Test  2012年01月  IEEE Computer Society

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    講演種別：招待講演   開催地：India  

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報道関係

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    梶原誠司

    日経BP社　日経エレクトロニクス編集部  2005年11月17日

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    梶原誠司

    日経BP社　日経エレクトロニクス編集部  2005年11月16日

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS　NO.1762

    梶原誠司

    日経BP社　日経エレクトロニクス編集部  2004年11月02日

学術関係受賞

  • 電子情報通信学会フェロー

    電子情報通信学会   2015年09月09日

    梶原誠司

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    受賞国：日本国

  • ATS2015 Best Paper Award

    IEEE Asian Test Symposium   2016年11月22日

    Koji Asada, Xiaoqing Wen, Stefan Holst, Kohei Miyase, Seiji Kajihara

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    受賞国：日本国

  • ITC2005 Most Significant Paper Award

    IEEE International Test Conference   2016年11月15日

    Yasuo Sato, Shuji Hamada, Toshiyuki Maeda, Atsuo Takatori, Yasuyuki Nozuyama, Seiji Kajihara

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    受賞国：日本国

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    電子情報通信学会   2011年06月02日

    佐藤 康夫,浜田 周治,前田 敏行,高取 厚夫,野津山 泰幸,梶原 誠司

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    受賞国：日本国

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    電子情報通信学会   2008年11月

    Xiaoqing WEN, Seiji KAJIHARA, Laung-Terng WANG, Kewal K. SALUJA, Kozo KINOSHITA, Yoshiyuki YAMASHITA, Kohei MIYASE, Tatsuya SUZUKI

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    受賞国：日本国

科研費獲得実績

  • 集積回路の製造テスト結果を利用した信頼性予測

    研究課題番号：15K12004  2015年04月 - 2018年03月   挑戦的萌芽研究

  • VLSIの高品質フィールドテストに関する研究

    研究課題番号：21300015  2009年04月 - 2013年03月   基盤研究(B)

  • 次世代LSIのための信号劣化回避型テスト方式に関する研究

    研究課題番号：19500047  2007年04月 - 2010年03月   基盤研究(C)

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    研究課題番号：16500036  2004年04月 - 2007年03月   基盤研究(C)

  • システムLSIに対するテスト効率化手法に関する研究

    研究課題番号：14780228  2002年04月 - 2004年03月   若手研究(B)

その他研究活動

  • JST特許群支援

    2013年04月
    -
    2016年03月

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    JST特許群支援に採択された．
    ・特許群テーマ名： 高信頼VLSIテスト技術
    ・代表申請機関名： 国立大学法人　九州工業大学
    ・代表発明者氏名： 梶原誠司
    ・期間： 平成25～27年度
    これにより、(1) JSTの特許主任調査員などが特許群全体の出願戦略の助言、個別特許出願について国内出願段階から助言、および、(2) 外国特許出願支援制度を通じた、外国特許出願経費の支援を受けている。

担当授業科目（学内）

  • 2022年度   論理設計

  • 2022年度   ディペンダブルシステムSD

  • 2022年度   ディペンダブルシステムCE

  • 2022年度   論理回路

  • 2021年度   論理回路

  • 2021年度   論理設計

  • 2021年度   計算機システム特論 I

  • 2020年度   計算機システムⅡ

  • 2020年度   論理設計

  • 2020年度   計算機システム特論 I

  • 2020年度   論理回路

  • 2019年度   計算機システムⅡ

  • 2019年度   論理回路

  • 2019年度   論理設計

  • 2019年度   計算機システム特論 I

  • 2018年度   計算機システムⅡ

  • 2018年度   計算機システム特論 I

  • 2018年度   論理設計

  • 2017年度   論理設計

  • 2017年度   計算機システム特論 I

  • 2016年度   論理設計

  • 2016年度   デジタルシステム設計

  • 2016年度   計算機システム特論 I

  • 2015年度   計算機システム特論 I

  • 2015年度   デジタルシステム設計

  • 2015年度   論理設計

  • 2014年度   論理設計

  • 2014年度   計算機システム特論 I

  • 2014年度   自動車工学特論

  • 2014年度   技術マネジメントと実践論理

  • 2013年度   自動車工学特論

  • 2013年度   技術マネジメントと実践論理

  • 2012年度   計算機システム特論 I

  • 2012年度   自動車工学特論

  • 2012年度   数理統計

  • 2012年度   プログラミング

  • 2012年度   技術マネジメントと実践論理

  • 2012年度   企業実習 IV

  • 2012年度   企業実習 III

  • 2012年度   企業実習 II

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教育活動に関する受賞・指導学生の受賞など

  • 優秀若手講演賞

    電子情報通信学会ディペンダブルコンピューティング研究会  

    2015年12月15日

    西田敏也

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    「低電力BIST手法におけるキャプチャ電力のTEG評価」の発表による

  • 研究会優秀発表学生賞

    情報処理学会SLDM研究会  

    2013年08月

    津森 渉

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    「フィールドテストのための温度・電圧モニタ回路構成の検討」の発表による

その他教育活動

  • 情報工学府グローバルインフォマティクスリーダーズ（GIL)コースの立ち上げと実施

    2012年04月
    -
    2016年03月

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    情報工学部で実施してきたIIFプログラムを大学院博士前期課程に継承するプログラムとして、グローバルインフォマティックスリーダーズプログラム（GILプログラム）を立ち上げ，2013年からコースの責任者として運営に当たった。

学会・委員会等活動

  • IEEE WRTLT   プログラム委員  

    2017年08月 - 2017年11月

  • Asian Test Symposium   プログラム委員  

    2017年04月 - 2017年11月

  • IEEE ITC-Asia   プログラム委員  

    2017年02月 - 現在

  • Design Automation and Test in Europe conference and exhibition   プログラム委員  

    2016年08月 - 2017年03月

  • Asian Test Symposium   Ph.D. Thesis Contest Jury Member  

    2016年04月 - 2016年11月

  • Asian Test Symposium   プログラム委員  

    2016年04月 - 2016年11月

  • 日本信頼性学会   評議員  

    2015年06月 - 現在

  • 電子情報通信学会   ディペンダブルコンピューティング研究専門委員会委員  

    2014年06月 - 2018年05月

  • 米国電気電子学会(IEEE)   European Test Symposium,Regional Liaisons  

    2014年06月 - 2015年05月

  • パワーデバイス・イネーブリング協会検定委員会   検定問題審議委員  

    2013年10月 - 現在

  • VLSI Design and CAD Algorithm小特集号（英文論文誌A）   編集委員  

    2013年01月 - 2014年01月

  • パワーデバイス・イネーブリング協会検定委員会   検定用教科書編集委員  

    2012年08月 - 2013年01月

  • 電子情報通信学会   ディペンダブルコンピューティング研究会　委員長  

    2012年05月 - 2014年05月

  • Euromicro Conference on Digital System Design   Program Committee Member  

    2012年04月 - 現在

  • VLSI Design and CAD Algorithm小特集号（英文論文誌A）   編集委員  

    2012年01月 - 2013年01月

  • 米国電気電子学会(IEEE)   Asian Test Symposium,Steering Committee Member  

    2011年04月 - 現在

  • VLSI Design and CAD Algorithm小特集号（英文論文誌A）   編集委員  

    2011年01月 - 2012年01月

  • 電子情報通信学会   ディペンダブルコンピューティング研究会　副委員長  

    2009年05月 - 2012年05月

  • 米国電気電子学会(IEEE)   European Test Symposium,Regional Liaisons  

    2008年06月 - 2012年05月

  • Journal of Electronic Testing: Theory and Applications   Editorial Board Member  

    2001年01月 - 現在

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国際会議開催（学会主催除く）

  • Kyutech, UT and Taiwan Tech Joint Workshop on Advanced VLSI Technologies

    国立台湾科学技術大学,徳島大学,九州工業大学  台湾  2015年03月05日 - 2015年03月06日

  • JST International Symposium on Dependable VLSI Systems

    JST, 九州工業大学  2013年12月06日 - 2013年12月07日

  • Taiwan Tech and Kyutech Workshop on Advanced VLSI Test Technologies

    国立台湾科学技術大学,九州工業大学  台湾  2013年09月23日 - 2013年09月24日

国際交流窓口担当

  • 国立台湾大学　電気工学コンピュータサイエンス学部  台湾  2016年03月 - 現在

  • 国立ハンバット大学校  大韓民国  2015年04月 - 現在