梶原 誠司 (カジハラ セイジ)

KAJIHARA Seiji

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職名

理事・副学長(教育・学生・情報担当)

研究室住所

福岡県飯塚市川津680-4

研究分野・キーワード

LSIの設計とテスト

取得学位 【 表示 / 非表示

  • 大阪大学 -  博士(工学)  1992年03月

学内職務経歴 【 表示 / 非表示

  • 2020年04月
    -
    継続中

    九州工業大学   役員   理事・副学長(教育・学生・情報担当)  

  • 2020年04月
    -
    継続中

    九州工業大学   情報基盤機構   機構長  

  • 2020年04月
    -
    継続中

    九州工業大学   附属図書館   館長  

  • 2019年04月
    -
    2020年03月

    九州工業大学   大学院情報工学研究院   情報・通信工学研究系   教授  

  • 2016年04月
    -
    2020年03月

    九州工業大学   大学院情報工学研究院   大学院情報工学研究院長  

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所属学会・委員会 【 表示 / 非表示

  • 2013年09月
    -
    継続中
     

    日本信頼性学会  日本国

  • 2000年04月
    -
    継続中
     

    Journal of Electronic Testing: Theory and Applications

専門分野(科研費分類) 【 表示 / 非表示

  • 計算機システム

 

論文 【 表示 / 非表示

  • On-chip test clock validation using a time-to-digital converter in FPGAs

    Miyake Y., Kajihara S., Chen P.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019      157 - 162   2019年09月  [査読有り]

    Japan  Tokyo  2019年09月  -  2019年09月

     概要を見る

    © 2019 IEEE. While on-chip delay measurement combining logic BIST with a variable test clock is an effective way to secure field reliability of VLSI/FPGAs, validation of the variable test clock generated on the chip is important to guarantee measurement accuracy. This paper addresses a method of on-chip test clock validation using a TDC (Time-to-Digital Converter) for FPGAs. The proposed method has two operation modes, one is a resolution measurement mode and the other is a phase difference measurement mode. The resolution measurement mode is performed first to check the resolution of the TDC circuit. The phase difference measurement mode checks the timing difference between the original clock and the generated test clock. Evaluation experiments using a real FPGA device shows that the resolution of the proposed clock validation method using a TDC is 50.46 ps. For a variable test clock with resolution of 96.15 ps, it was confirmed that INL (Integral Non-Linearity) of the clock is within 10% and it was inconsistent with a result observed by an oscilloscope.

    機関リポジトリ DOI Scopus

  • A selection method of ring oscillators for an on-chip digital temperature and voltage sensor

    Miyake Y., Sato Y., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019      13 - 18   2019年09月  [査読有り]

    Japan  Tokyo 

     概要を見る

    © 2019 IEEE. An on-chip digital sensor using three types of ring oscillators (ROs: Ring Oscillators) has been proposed to measure temperature and voltage of a VLSI. Each RO has inherent frequency characteristics with respect to temperature and voltage, which differ from those of the other two ROs. Measurement accuracy of the sensor depends on the combination of the ROs. This paper proposes a RO-selection method for the sensor with high accuracy. The proposed method takes particular note of temperature or voltage sensitivity as well as linearity of the RO characteristics. Evaluation experiments with SPICE simulation in 65 nm CMOS technology show that the temperature and voltage accuracies of the sensor are 2.744 °C and 3.825 mV, respectively, and the selected combination was a nearly optimal from a menu of many different ROs.

    機関リポジトリ DOI Scopus

  • A static method for analyzing hotspot distribution on the LSI

    Miyase K., Kawano Y., Lu S., Wen X., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019      73 - 78   2019年09月  [査読有り]

    Japan  Tokyo  2019年09月  -  2019年09月

     概要を見る

    © 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

    DOI Scopus

  • On Flip-Flop Selection for Multi-cycle Scan Test with Partial Observation in Logic BIST

    Oshima S., Kato T., Wang S., Sato Y., Kajihara S.

    Proceedings of the Asian Test Symposium    2018-October   30 - 35   2018年12月  [査読有り]

    China  Hefei  2018年10月  -  2018年10月

     概要を見る

    © 2018 IEEE. Multi-cycle test with partial observation for scan-based logic BIST is known as one of effective methods to improve fault coverage without increase of test time. In the method, the selection of flip-flops for partial observation is critical to achieve high fault coverage with small area overhead. This paper proposes a selection method under the limitation to a number of flip-flops. The method consists of structural analysis of CUT and logic simulation of test vectors, therefore, it provides an easy implementation and a good scalability. Experimental results on benchmark circuits show that the method obtains higher fault coverage with less area overhead than the original method. Also the relation between the number of selected flip-flops and fault coverage is investigated.

    機関リポジトリ DOI Scopus

  • Clock-Skew-Aware Scan Chain Grouping for Mitigating Shift Timing Failures in Low-Power Scan Testing

    Zhang Y., Wen X., Holst S., Miyase K., Kajihara S., Wunderlich H., Qian J.

    Proceedings of the Asian Test Symposium    2018-October   149 - 154   2018年12月  [査読有り]

     概要を見る

    © 2018 IEEE. High scan shift power often leads to excessive heat as well as shift timing failures. Partial shift (shifting a subset of scan chains at a time) is a widely adopted approach for avoiding excessive heat by reducing global switching activity, we show for the first time that it may actually cause excessive IR-drop on some clock buffers and worsen shift clock skews, thus increasing the risk of shift timing failures. This paper addresses this problem with an innovative method, namely Clock-Skew-Aware Scan Chain Grouping (CSA-SCG). CSA-SCG properly groups scan chains to be shifted simultaneously so as to reduce the imbalance of switching activity around the clock paths for neighboring scan flip-flops in scan chains. Experiments on large ITC'99 benchmark circuits demonstrate the effectiveness of CSA-SCG for reducing scan shift clock skews to lower the risk of shift timing failures in partial shift.

    DOI Scopus

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著書 【 表示 / 非表示

  • はかる×わかる半導体-入門編

    浅田邦博(監修),温暁青,梶原誠司,小松聡,佐藤康夫,志水勲,中村和之,畠山一実 ( 共著 , 担当範囲: 序章 )

    日経BPコンサルティング  2013年05月 ISBN: 978-4-8644-3039-5

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    半導体の構造から試験手法までわかりやすく解説

  • はかる×わかる半導体 半導体テスト技術者検定3級問題集

    浅田邦博(監修),小松聡,温暁青,梶原誠司,佐藤康夫,中村和之,井上美智子,小林春夫,畠山一実,志水勲,岩崎一彦,井上智生,高橋寛 ( 共著 )

    日経BPコンサルティング  2014年12月 ISBN: 978-4-8644-3071-5

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    「半導体テスト技術者検定」の受検者向けに、問題と解答・解説をまとめた問題集.

口頭発表・ポスター発表等 【 表示 / 非表示

  • デジタル温度電圧センサにおける特定温度電圧領域の推定精度向上手法

    井上賢二

    電子情報通信学会DC研究会  (東京)  2018年02月  -  2018年02月    電子情報通信学会

  • FPGAの自己テストのためのTDCを用いたテストクロック観測手法の検討

    三宅庸資

    電子情報通信学会DC研究会  (秋田市)  2017年12月  -  2017年12月    電子情報通信学会

  • On Avoiding Test Data Corruption by Optimal Scan Chain Grouping

    Yucong Zhang

    電子情報通信学会DC研究会  (熊本市)  2017年11月  -  2017年11月    電子情報通信学会

  • スキャンベース論理BISTにおけるマルチサイクルテストの中間観測FF選出手法について

    大島繁之

    電子情報通信学会DC研究会  (熊本市)  2017年11月  -  2017年11月    電子情報通信学会

  • デジタル温度電圧センサにおける温度2点補正手法の検討

    三宅庸資

    電子情報通信学会DC研究会  (秋田市)  2017年07月  -  2017年07月    電子情報通信学会

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工業所有権 【 表示 / 非表示

  • 故障検出システム、生産回路及びプログラム

    特願 10-2014-7034398  大韓民国

    佐藤 康夫,王森レイ,宮瀬紘平,梶原誠司

  • 故障検出システム、生産回路及びプログラム

    特願 14/402,732  アメリカ合衆国

    佐藤 康夫,王森レイ,宮瀬紘平,梶原誠司

  • 故障検出システム、生成回路及びプログラム

    特願 特願2014-516759  特許 6223967  日本国

    佐藤康夫、王森レイ、宮瀬紘平、梶原誠司

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記憶媒体

    特願 特願2013-553292  特許 5988443  日本国

    佐藤康夫、梶原誠司

  • テストパターン生産装置、故障検出システム、テストパターン生産方法、プログラム及び記録媒体

    特願 特願2013-553292  特開 WO2013/105564  日本国

    佐藤康夫、梶原誠司

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講演 【 表示 / 非表示

  • A Fully Digital Temperature and Voltage Sensor for IoT Devices

    5th International Symposium on Applied Engineering and Sciences (SAES2017) ( Univerisiti Putra Malaysia )  2017年11月15日  Univerisiti Putra Malaysia

  • Right Power Testing for Scan-Based BIST and Its Evaluation with TEG Chips

    The 11th VLSI Test Technology Workshop ( Sun Moon Lake Teachers' Hostel. Taiwan )  2017年07月11日  Taiwann IC Design Society

  • Growth of ATS in the 21st century: Outlook of the future of ATS in Japan

    25th IEEE Asian Test Symposium ( 広島市 )  2016年11月23日  IEEE Computer Society

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    日本信頼性学会 第24回春季信頼性シンポジウム ( 東京 )  2016年05月23日  日本信頼性学会

  • VLSIテスト技術によるシステムディペンダビリティ向上への期待

    電子情報通信学会デザインガイア2015 ( 長崎市 )  2015年12月01日  電子情報通信学会

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報道関係 【 表示 / 非表示

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    日経BP社 日経エレクトロニクス編集部  2005年11月17日

    梶原誠司

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS

    日経BP社 日経エレクトロニクス編集部  2005年11月16日

    梶原誠司

  • NIKKEI ELECTRONICS WIRE SERVICE:NEWS NO.1762

    日経BP社 日経エレクトロニクス編集部  2004年11月02日

    梶原誠司

学術関係受賞 【 表示 / 非表示

  • 電子情報通信学会フェロー

    2015年09月09日   電子情報通信学会   日本国

    受賞者:  梶原誠司

  • ATS2015 Best Paper Award

    2016年11月22日   IEEE Asian Test Symposium   日本国

    受賞者:  Koji Asada, Xiaoqing Wen, Stefan Holst, Kohei Miyase, Seiji Kajihara

  • ITC2005 Most Significant Paper Award

    2016年11月15日   IEEE International Test Conference   日本国

    受賞者:  Yasuo Sato, Shuji Hamada, Toshiyuki Maeda, Atsuo Takatori, Yasuyuki Nozuyama, Seiji Kajihara

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    2011年06月02日   電子情報通信学会   日本国

    受賞者:  佐藤 康夫,浜田 周治,前田 敏行,高取 厚夫,野津山 泰幸,梶原 誠司

  • 電子情報通信学会情報・システムソサイエティ 論文賞

    2008年11月   電子情報通信学会   日本国

    受賞者:  Xiaoqing WEN, Seiji KAJIHARA, Laung-Terng WANG, Kewal K. SALUJA, Kozo KINOSHITA, Yoshiyuki YAMASHITA, Kohei MIYASE, Tatsuya SUZUKI

科研費獲得実績 【 表示 / 非表示

  • 集積回路の製造テスト結果を利用した信頼性予測

    挑戦的萌芽研究

    研究期間:  2015年04月  -  2018年03月

    研究課題番号:  15K12004

  • VLSIの高品質フィールドテストに関する研究

    基盤研究(B)

    研究期間:  2009年04月  -  2013年03月

    研究課題番号:  21300015

  • 次世代LSIのための信号劣化回避型テスト方式に関する研究

    基盤研究(C)

    研究期間:  2007年04月  -  2010年03月

    研究課題番号:  19500047

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    基盤研究(C)

    研究期間:  2004年04月  -  2007年03月

    研究課題番号:  16500036

  • システムLSIに対するテスト効率化手法に関する研究

    若手研究(B)

    研究期間:  2002年04月  -  2004年03月

    研究課題番号:  14780228

その他研究活動 【 表示 / 非表示

  • JST特許群支援

    2013年04月
    -
    2016年03月
     

     概要を見る

    JST特許群支援に採択された.
    ・特許群テーマ名: 高信頼VLSIテスト技術
    ・代表申請機関名: 国立大学法人 九州工業大学
    ・代表発明者氏名: 梶原誠司
    ・期間: 平成25~27年度
    これにより、(1) JSTの特許主任調査員などが特許群全体の出願戦略の助言、個別特許出願について国内出願段階から助言、および、(2) 外国特許出願支援制度を通じた、外国特許出願経費の支援を受けている。

 

担当授業科目 【 表示 / 非表示

  • 2019年度  計算機システムⅡ

  • 2019年度  論理回路

  • 2019年度  計算機システム特論 I

  • 2019年度  論理設計

  • 2018年度  計算機システムⅡ

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教育活動に関する受賞・指導学生の受賞など 【 表示 / 非表示

  • 優秀若手講演賞

    2015年12月   電子情報通信学会ディペンダブルコンピューティング研究会

  • 研究会優秀発表学生賞

    2013年08月   情報処理学会SLDM研究会

その他教育活動 【 表示 / 非表示

  • 情報工学府グローバルインフォマティクスリーダーズ(GIL)コースの立ち上げと実施

    2012年04月
    -
    2016年03月

     概要を見る

    情報工学部で実施してきたIIFプログラムを大学院博士前期課程に継承するプログラムとして、グローバルインフォマティックスリーダーズプログラム(GILプログラム)を立ち上げ,2013年からコースの責任者として運営に当たった。

 

学会・委員会等活動 【 表示 / 非表示

  • 2017年08月
    -
    2017年11月

    IEEE WRTLT   プログラム委員

  • 2017年04月
    -
    2017年11月

    Asian Test Symposium   プログラム委員

  • 2017年02月
    -
    継続中

    IEEE ITC-Asia   プログラム委員

  • 2016年08月
    -
    2017年03月

    Design Automation and Test in Europe conference and exhibition   プログラム委員

  • 2016年04月
    -
    2016年11月

    Asian Test Symposium   Ph.D. Thesis Contest Jury Member

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国際会議の開催 【 表示 / 非表示

  • Kyutech, UT and Taiwan Tech Joint Workshop on Advanced VLSI Technologies

    台湾  2015年03月05日  -  2015年03月06日  国立台湾科学技術大学,徳島大学,九州工業大学

  • JST International Symposium on Dependable VLSI Systems

    2013年12月06日  -  2013年12月07日  JST, 九州工業大学

  • Taiwan Tech and Kyutech Workshop on Advanced VLSI Test Technologies

    台湾  2013年09月23日  -  2013年09月24日  国立台湾科学技術大学,九州工業大学

国際交流窓口担当 【 表示 / 非表示

  • 国立台湾大学 電気工学コンピュータサイエンス学部  2016年03月  -  継続中

  • 国立ハンバット大学校  2015年04月  -  継続中