担当区分：責任著者   記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）

オンライン開催  

記述言語：英語   掲載種別：研究論文（学術雑誌）

A variety of resistive memories have been proposed in recent years. Among these emerging technologies, phase change memory (PCM) has received the most research attentions since it has the advantages of high scalability, non-volatility, fast access, strong data retention, low cost, and low power consumption. It is also considered as the most promising alternative of DRAM. In order to conquer the inevitable endurance problem of PCM cells which causes serious reliability and yield threats, hard repair and ECC (Error correction code) techniques are widely adopted. However, since soft errors are not a main threat for PCM, incorporating ECC for each data word is not a cost-effective technique since a lot of memory space is required for storing the check bits. In this paper, the progressive ECC techniques including the local progressive ECC (LPE) technique and the global progressive ECC (GPE) technique are proposed to solve this dilemma. The key innovation is to equip ECC for a data word when its first faulty cell is detected. In other words, we only equip fault detection code for data words such that the original code rate can be increased significantly. An ECC DRAM and an ECC CAM are used for storing check bits and accessing purposes, respectively. Hardware architectures for implementing the proposed GPE and LPE techniques are also provided. A simulator is developed for evaluating repair rate, reliability, yield, and hardware overhead. According to experimental results, the degradation of repair rate and reliability are almost negligible. However, the hardware overhead is at least 80% lower than the original ECC technique while maintaining the original reliability and yield levels.

DOI： 10.1007/s10836-021-05961-1

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記述言語：英語   掲載種別：研究論文（学術雑誌）

Loading test vectors and unloading test responses in shift mode during scan testing cause many scan flip-flops to switch simultaneously. The resulting shift switching activity around scan flip-flops can cause excessive local IR-drop that can change the states of some scan flip-flops, leading to test data corruption. A common approach solving this problem is partial-shift, in which multiple scan chains are formed and only one group of the scan chains is shifted at a time. However, previous methods based on this approach use random grouping, which may reduce global shift switching activity, but may not be optimized to reduce local shift switching activity, resulting in remaining high risk of test data corruption even when partial-shift is applied. This paper proposes novel algorithms (one optimal and one heuristic) to group scan chains, focusing on reducing local shift switching activity around scan flip-flops, thus reducing the risk of test data corruption. Experimental results on all large ITC'99 benchmark circuits demonstrate the effectiveness of the proposed optimal and heuristic algorithms as well as the scalability of the heuristic algorithm.

DOI： 10.1587/transinf.2020EDP7042

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記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）

Virtual Workshop  

記述言語：英語   掲載種別：研究論文（学術雑誌）

© 1965-2011 IEEE. In harsh radiation environments, nanoscale CMOS latches have become more and more vulnerable to triple-node upsets (TNUs). This paper first proposes a latch design that can self-recover from any possible TNU for aerospace applications in the 16-nm CMOS technology. The proposed latch is mainly constructed from seven mutually feeding-back soft-error-interceptive modules (SIMs), any of which consists of two three-input C-elements and one two-input C-element. Due to the mutual feedback mechanism of SIMs and the dual-level soft-error interception of each SIM, the latch can self-recover from any possible TNU. Simulation results demonstrate the TNU self-recoverability from any key TNU for the proposed latch using redundant silicon area. Furthermore, using a high-speed path, the proposed latch saves about 95.45% transmission delay and 86.97% delay-power-area product, compared with the state-of-the-art TNU-tolerant latch that cannot provide complete TNU self-recoverability at all.

DOI： 10.1109/TAES.2019.2925448

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2020 IEEE. Recently, motion analysis really helps athletes improve their performance. Since the systems of motion analysis are expensive and expertise in biomechanics or kinematics is necessary, it is difficult for athletes themselves to use them. In this work, we propose a motion analysis system with acceleration sensor. The proposed system is inexpensive since the system consists of inexpensive components. Besides, only two devices for analysis are required by concentrating on analyzing the motions of arm swing and foot strike. Experimental results demonstrate that the proposed system is useful for athletes to analyze running form.

DOI： 10.1109/ICCE46568.2020.9043124

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担当区分：筆頭著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

DOI： 10.1109/ITC-Asia.2019.00026

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記述言語：英語   掲載種別：研究論文（学術雑誌）

© 2019, Springer Science+Business Media, LLC, part of Springer Nature. Due the leakage mechanisms exist in DRAM cells, DRAM cells lose stored information over time. Periodic refresh operations are inevitable for retaining the stored information. However, refresh operations are very power hungry and impact the bandwidth substantially since the refresh period is usually determined by the leakiest DRAM cells. A straightforward way for reducing refresh power is by merely extending the single standard refresh period. The incurred side effect is that more data retention faults (DRFs) will be generated and the fabrication yield will be sacrificed. To cure these dilemmas, a novel address remapping technique—the sub-bank address remapping (SBAR) technique is proposed in this paper. SBAR manipulates the logical-to-physical address remapping for each sub-bank such that the leakiest cells can be clustered and refreshed with their most suitable refresh periods. For the majority of DRAM cells, they can be refreshed with a longer refresh period such that the refresh power can be effectively reduced. The corresponding hardware architectures are also proposed. Experimental results show that we can respectively save 74.97% refresh power with less than 0.1% hardware overhead for a 1-Gb DRAM. Moreover, the fabrication yield can also be improved significantly.

DOI： 10.1007/s10836-019-05817-9

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2018 IEEE. Phase change memory (PCM) is considered as the most promising alternative of DRAM. However, it has the inevitable endurance problem of the storage cells. The limited endurance and other permanent faults cause serious reliability and yield challenges. Conventional techniques like hard repair schemes and error correction codes (ECC) are usually used to overcome these dilemmas. However, since soft errors are not a main threat for PCM, equipping ECC for each data word will waste a lot of memory space for storing the check bits. Therefore, progressive ECC techniques are proposed to solve this drawback in this paper. The main idea is to equip ECC for data words when their first faulty bits are detected. That is, only the fault detection code is equipped for data words such that the original code rate is high. A separated ECC DRAM is used for storing the check bits. Two types of progressive ECC techniques-the local progressive ECC (LPE) technique and the global progressive ECC (GPE) technique are presented. The proposed techniques are also easy to be integrated with the conventional BISR (Built-in Self-repair) architectures. According to experimental results, the degradation of repair rate and reliability are almost negligible. However, the hardware overhead is at least 70% lower than the original ECC technique.

DOI： 10.1109/ATS.2018.00039

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2018 IEEE. High scan shift power often leads to excessive heat as well as shift timing failures. Partial shift (shifting a subset of scan chains at a time) is a widely adopted approach for avoiding excessive heat by reducing global switching activity, we show for the first time that it may actually cause excessive IR-drop on some clock buffers and worsen shift clock skews, thus increasing the risk of shift timing failures. This paper addresses this problem with an innovative method, namely Clock-Skew-Aware Scan Chain Grouping (CSA-SCG). CSA-SCG properly groups scan chains to be shifted simultaneously so as to reduce the imbalance of switching activity around the clock paths for neighboring scan flip-flops in scan chains. Experiments on large ITC'99 benchmark circuits demonstrate the effectiveness of CSA-SCG for reducing scan shift clock skews to lower the risk of shift timing failures in partial shift.

DOI： 10.1109/ATS.2018.00037

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2018 IEEE. The yield and reliability issues are important challenges for the emerging phase change memory (PCM). Hard repair techniques based on fault replacement and error correction codes are usually used to cure these dilemmas. However, the probability of occurring permanent faults is low and soft errors are not a main threat for PCM, equipping ECC for each data word will waste a lot of storage space. Therefore, an adaptive ECC technique is proposed to solve this drawback. The main idea is to equip ECC for memory words when they are detected faulty. A separated ECC DRAM is used for storing the check bits. According to experimental results, the degradation of repair rate is almost negligible. However, the hardware overhead is at least 70% lower than the original ECC technique.

DOI： 10.1109/IOLTS.2018.8474118

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2017 IEEE. Loading and unloading test patterns during scan testing causes many scan flip-flops to trigger simultaneously. This instantaneous switching activity during shift in turn may cause excessive IR-drop that can disrupt the states of some scan flip-flops and corrupt test stimuli or responses. A common design technique to even out these instantaneous power surges is to design multiple scan chains and shift only a group of the scan chains at a same time. This paper introduces a novel algorithm to optimally group scan chains so as to minimize the probability of test data corruption caused by excessive instantaneous IR-drop on scan flip-flops. The experiments show optimal results on all large ITC'99 benchmark circuits.

DOI： 10.1109/ATS.2017.37

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2017 IEEE. Excessive IR-drop during scan shift can cause localized IR-drop around clock buffers and introduce dynamic clock skew. Excessive clock skew at neighboring scan flip-flops results in hold or setup timing violations corrupting test stimuli or test responses during shifting. We introduce a new method to assess the risk of such test data corruption at each scan cycle and flip-flop. The most likely cases of test data corruption are mitigated in a non-intrusive way by selective test data manipulation and masking of affected responses. Evaluation results show the computational feasibility of our method for large benchmark circuits, and demonstrate that a few targeted pattern changes provide large potential gains in shift safety and test time with negligible cost in fault coverage.

DOI： 10.1109/TEST.2017.8242055

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2016 IEEE.Detailed knowledge of a circuit's timing is essential for performance optimization, timing closure, and generation of test patterns to detect small-delay defects. When an input transition is applied to the circuit's inputs, the resulting delay is not only determined by the propagation path, but also influenced by the power-supply noise. We introduce a path-sensitization procedure which precisely controls the switching activity in the circuit region surrounding the path. The procedure can maximize or minimize switching activity, or set it to a user-specified value. We study the accuracy-vs.-efficiency trade-offs for a hierarchy of timing models, from coarse zero-delay assumption to a waveformaccurate approach with sub-cycle resolution. For the first time, we present a MaxSAT formulation which guarantees maximization or minimization of switching activity, stemming from transitions and from glitches, simultaneously with path sensitization. We validate the quality of the generated test patterns using a mixed-mode IR-drop-aware timing simulator.

DOI： 10.1109/ATS.2016.63

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

© 2016 IEEE.Launch-Switching-Activity (LSA) is a serious problem during at-speed testing of integrated circuits, since localized LSA may lead to severe IR-drop and thus failures. The excessive LSA is conventionally mitigated by reducing the switching activity through special low-power test generation techniques, typically resulting in severe test pattern inflation and high test costs. This work introduces a novel concept of Low-Capture-Power Test Points (LCP-TPs), which are inserted to reduce switching activity in critical High-Capture-Power (HCP) regions. LCP-TPs also help in retaining high test compaction capability. An optimization- SAT based procedure is proposed to compute a small set of optimal LCP-TP locations for compact at-speed test sets with effective capture power reduction. Experimental results clearly demonstrate the advantages of LCP-TP insertion.

DOI： 10.1109/ATS.2016.41

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記述言語：英語   掲載種別：研究論文（学術雑誌）

Copyright © 2016 The Institute of Electronics, Information and Communication Engineers.Excessive IR-drop in capture mode during at-speed scan testing may cause timing errors for defect-free circuits, resulting in undue test yield loss. Previous solutions for achieving capture-power-safety adjust the switching activity around logic paths, especially long sensitized paths, in order to reduce the impact of IR-drop. However, those solutions ignore the impact of IR-drop on clock paths, namely test clock stretch; as a result, they cannot accurately achieve capture-power-safety. This paper proposes a novel scheme, called LP-CP-aware ATPG, for generating high-quality capture-power-safe at-speed scan test vectors by taking into consideration the switching activity around both logic and clock paths. This scheme features (1) LP-CP-aware path classification for characterizing long sensitized paths by considering the IR-drop impact on both logic and clock paths; (2) LP-CP-aware X-restoration for obtaining more effective X-bits by backtracing from both logic and clock paths; (3) LP-CP-aware X-filling for using different strategies according to the positions of X-bits in test cubes. Experimental results on large benchmark circuits demonstrate the advantages of LP-CP-aware ATPG, which can more accurately achieve capture-power- safety without significant test vector count inflation and test quality loss.

DOI： 10.1587/transfun.E99.A.2310

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ETS.2016.7519327

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

インド  

DOI： 10.1109/ATS.2015.25

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

ルーマニア  

DOI： 10.1109/ETS.2015.7138773

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記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

ルーマニア  

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/APCCAS.2014.7032821

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記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.2014EDP7039

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CiNii Article

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

台湾  

DOI： 10.1109/ATS.2013.40

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記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.E96.D.2012

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CiNii Article

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.E96.D.2003

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CiNii Article

記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.1109/MDT.2012.2221152

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/VLSID.2013.201

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

High test power in logic BIST is a serious problem not only for production test, but also for board test, system debug or field test. Many low power BIST approaches that focus on scan-shift power or capture power have been proposed. However, it is known that a half of scan-shift power is compensated by test responses, which is difficult to control in those approaches. This paper proposes a novel approach that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture. Experimental results show that the proposed method reduces scan-out power up to 30% with little loss of test coverage. © 2012 IEEE.

DOI： 10.1109/ATS.2012.50

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

日本   新潟  

DOI： 10.1109/ATS.2012.27

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

日本   新潟  

DOI： 10.1109/TEST.2012.6401548

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/VTS.2012.6231102

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

インド   デリー  

DOI： 10.1109/ATS.2011.50

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

インド   デリー  

DOI： 10.1109/ATS.2011.35

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

インド   デリー  

DOI： 10.1109/ATS.2011.52

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ   アナハイム  

DOI： 10.1109/TEST.2011.6139162

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

日本   福岡市  

DOI： 10.1109/ISLPED.2011.5993600

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担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ   カリフォルニア  

DOI： 10.1109/VTS.2011.5783778

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記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.E94.D.833

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CiNii Article

記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

France   グルノーブル   2011年03月  -  2011年03月

主要論文集（会議） 代表的研究業績

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

東京   2010年10月  -  2010年10月

DOI： 10.1109/ISCIT.2010.5665084

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記述言語：英語   掲載種別：研究論文（学術雑誌）

DOI： 10.2197/ipsjtsldm.3.283

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CiNii Article

記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

DOI： 10.1587/transfun.E93.A.1309

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CiNii Article

記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

DOI： 10.1109/DTIS.2011.5941434

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1149/1.3360619

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記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ合衆国   San Jose   2009年11月  -  2009年11月

主要論文集（会議）

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

Chaina   2009年11月  -  2009年11月

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

Taiwan   2009年11月  -  2009年11月

主要論文集（会議）

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ合衆国   San Jose   2008年11月  -  2008年11月

主要論文集（会議） 代表的研究業績

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

Italy   Verbania   2008年05月  -  2008年05月

記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ合衆国   2007年10月  -  2007年10月

主要論文集（会議） 代表的研究業績

担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

アメリカ合衆国   2007年06月  -  2007年06月

主要論文集（会議） 代表的研究業績

記述言語：英語   掲載種別：研究論文（学術雑誌）

主要雑誌

開催期間： 2019年01月   記述言語：日本語  

開催期間： 2018年02月20日   記述言語：日本語  

開催期間： 2018年01月   記述言語：日本語  

開催期間： 2017年11月07日   記述言語：英語  

開催期間： 2017年02月21日   記述言語：日本語  

開催期間： 2016年02月   記述言語：英語  

開催期間： 2016年01月21日 - 2016年02月   記述言語：英語  

開催期間： 2016年01月21日 - 2016年01月23日   記述言語：日本語   開催地：広島  

開催期間： 2015年06月   記述言語：日本語  

開催期間： 2014年06月   記述言語：英語  

開催期間： 2012年02月   記述言語：日本語  

開催期間： 2012年02月   記述言語：日本語  

開催期間： 2012年01月   記述言語：英語  

開催期間： 2012年01月   記述言語：日本語  

開催期間： 2012年01月   記述言語：日本語  

開催期間： 2011年11月   記述言語：日本語  

開催期間： 2011年06月   記述言語：日本語  

開催期間： 2011年02月   記述言語：日本語   開催地：日本 東京都  

開催期間： 2011年01月   記述言語：日本語   開催地：日本 岐阜県恵那市  

開催期間： 2011年01月   記述言語：日本語   開催地：日本 岐阜県恵那市  

開催期間： 2009年12月   記述言語：日本語   開催地：日本 高知氏  

開催期間： 2009年09月   記述言語：日本語   開催地：日本 飯塚市  

開催期間： 2009年07月   記述言語：日本語   開催地：日本 三重県多気郡  

開催期間： 2009年02月   記述言語：日本語   開催地：日本 東京都  

開催期間： 2008年11月   記述言語：日本語   開催地：日本 北九州市  

開催期間： 2008年04月   記述言語：日本語  

開催期間： 2007年04月   記述言語：日本語   開催地：日本  

開催期間： 2007年04月   記述言語：日本語   開催地：日本  

開催期間： 2007年04月   記述言語：日本語   開催地：日本  

開催期間： 2007年04月   記述言語：英語   開催地：日本