2024/09/12 更新

ミヤセ　コウヘイ
宮瀬　紘平
MIYASE Kouhei
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Citation Countは当該年に発表した論文の被引用数

所属
大学院情報工学研究院 情報・通信工学研究系
職名
准教授
外部リンク

研究キーワード

  • テスト入力生成

  • 消費電力テスト

  • 故障診断

  • スポーツにおける動作解析

  • LSIテスト

研究分野

  • 情報通信 / 計算機システム

出身学校

  • 2002年03月   九州工業大学   情報工学部   電子情報工学科   卒業   日本国

出身大学院

  • 2005年03月   九州工業大学   情報工学研究科   情報システム   博士課程・博士後期課程   修了   日本国

取得学位

  • 九州工業大学  -  博士（情報工学）   2005年03月

学内職務経歴

  • 2019年04月 - 現在   九州工業大学   大学院情報工学研究院   情報・通信工学研究系     准教授

  • 2016年04月 - 2019年03月   九州工業大学   大学院情報工学研究院   情報創成工学研究系     准教授

  • 2014年04月 - 2016年03月   九州工業大学   大学院情報工学研究院   情報創成工学研究系     助教

  • 2008年04月 - 2014年03月   九州工業大学   大学院情報工学研究院   電子情報工学研究系     助教

  • 2007年04月 - 2008年03月   九州工業大学   情報工学部     助教

学外略歴

  • 2005年04月 - 2007年03月   独立行政法人科学技術振興機構研究成果活用プラザ   研究員   日本国

所属学会・委員会

  • 2007年04月 - 現在   電子情報通信学会   日本国

  • 2007年04月 - 現在   情報処理学会   日本国

  • 2007年04月 - 現在   米国電気電子学会(IEEE)   アメリカ合衆国

研究経歴

  • センサー技術を用いたスポーツ技術向上に関する研究

    センサー、マイコン、スポーツ、野球

    研究期間： 2014年08月  -  現在

  • LSI検査用入力のフレキシブル化応用技術に関する研究

    LSIテスト,テスト入力自動生成,ドントケアビット判定,低消費電力テスト,故障診断

    研究期間： 2007年04月  -  現在

論文

  • Fine-Grained Built-In Self-Repair Techniques for NAND Flash Memories 査読有り 国際誌

    Lu S.K., Tseng S.C., Miyase K.

    Proceedings - International Test Conference   2022-September   391 - 399   2022年09月

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    担当区分：最終著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Built-in self-repair (BISR) techniques has been considered as the most cost-effective solution for enhancing yield and reliability of NAND flash memory. Owing to the inherent architecture of NAND flash memory, conventional BISR techniques use spare columns and NAND blocks as the basic replacement elements. These techniques can be categorized as the coarse-grained BISR techniques (CGBISR). It is evident that the efficiency of spare usage is very low. To cure this dilemma, fine-grained BISR (FGBISR) techniques are proposed in this paper. We first exploit the fault behaviors at the circuit level and derive novel and concise repairable fault types (RFTs) for the widely used flash memory fault models. The proposed RFTs include bit-, page-, column-, and NAND block-repairable faults. Therefore, FGBISR can conduct repairing at the fine-grained levels for improving repair efficiency. We also provide efficient redundancy analysis algorithms suitable for VLSI implementation based on the RFTs. The corresponding FGBISR architectures and repair flow are also proposed. A simulator was developed for evaluating repair rate, yield, reliability, and hardware overhead. Experimental results show that repair rate, yield, and reliability can be raised significantly with negligible hardware overhead.

    DOI： 10.1109/ITC50671.2022.00047

    DOI： 10.1109/ITC50671.2022.00047

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  • A Practical Online Error Detection Method for Functional Safety Using Three-Site Implications 査読有り 国際誌

    Ioki K., Kai Y., Miyase K., Kajihara S.

    Proceedings - International Test Conference   2022-September   63 - 72   2022年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    In this paper, we propose a practical error detection method for combinatorial circuits using three-site implications which satisfies safety integrity level ASIL-B of ISO 26262 standard. The proposed method finds implications which are invariant relationships among internal signals in a logic circuit for any input pattern, and adds checkers to confirm that the implications are satisfied during functional operation. While the checkers playa role of CED (Concurrent Error Detection), higher error detection coverage can be achieved by using three-site implications than only with two-site implications as is the case in previous works. However, as circuit size grows it becomes difficult to find out effective three-site implications in reasonable processing time due to a large number of candidate implications. In the proposed method, along with various speed up techniques utilizing commercial EDA tools, newly developed indexes to narrow down the search space in three-site implication extraction with minimum loss of error detection coverage can achieve reasonable processing time, error detection coverage and area overhead. As preliminary experiments with resynthesized ISCAS85 benchmark circuits, we confirmed that the error detection coverage using all three-site implications under the limit of 50% area overhead is 19.5% higher than only with two-site implications, and the checkers using three-site implications extracted by the proposed indexes can achieve 96% of the error detection coverage derived using all three-site implications. We also applied the proposed method to an industrial CPU core, tinyMicon MatisseCORE™, as complementary error detection of software-based diagnosis. Through this experiment, we confirmed that 90% diagnostic coverage, which is equivalent to ASIL-B requirement in ISO 26262 standard, can be achieved by the checkers added by the proposed method with 15.41 % area overhead. This result implies the proposed method can be applied to actual commercial products.

    DOI： 10.1109/ITC50671.2022.00013

    DOI： 10.1109/ITC50671.2022.00013

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  • Fault Resilience Techniques for Flash Memory of DNN Accelerators 査読有り 国際誌

    Lu S.K., Wu Y.S., Hong J.H., Miyase K.

    Proceedings - 2022 IEEE International Test Conference in Asia, ITC-Asia 2022   1 - 6   2022年08月

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    担当区分：最終著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Deep neural networks (DNNs) are being widely used in smart appliances, face recognition and autonomous driving. The trained weight data are usually stored in flash memory which suffers from reliability and endurance issues. Owing to the inherent error tolerability for DNN applications, address remapping techniques are proposed for protecting weight data stored in flash memory. Bit significances are first analyzed and then a weight transposer is proposed for remapping significant weight bits to fault-free or much reliable flash cells. A bipartite graph model is developed for modeling address remapping. The corresponding hardware architectures for address remapping are also proposed. We use the deep learning framework pytorch for evaluating inference accuracy for different DNN models. Experimental results show that based on 0.01 % injected BER in the weight data, the accuracy losses of widely used DNN models are less than 1 % with negligible hardware overhead.

    DOI： 10.1109/ITCAsia55616.2022.00011

    DOI： 10.1109/ITCAsia55616.2022.00011

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  • Effective Switching Probability Calculation to Locate Hotspots in Logic Circuits 査読有り 国際誌

    Utsunomiya T., Hoshino R., Miyase K., Lu S.K., Wen X., Kajihara S.

    Proceedings - 2022 IEEE International Test Conference in Asia, ITC-Asia 2022   43 - 48   2022年08月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    High power consumption in LSI testing may cause excessive IR-drop. When IR-drop becomes excessive, it causes excessive delay, resulting in test malfunction (over-testing). Excessive IR-drop does not occur in the entire area of a circuit, but in certain areas where a large number of switching activities occur (such areas are called hotspots in this work). In order to avoid test malfunction, it is important to develop a method to reduce or control IR-drop in the hotspots. Locating hotspots is a necessary technique to reduce or control IR-drop effectively and efficiently. In this work, we propose a method to locate hotspots in a logic circuit by switching probability calculation. Experimental results for IWLS2005 OpenCores circuits demonstrate the proposed method can support to locate hotspots.

    DOI： 10.1109/ITCAsia55616.2022.00018

    DOI： 10.1109/ITCAsia55616.2022.00018

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  • Efficient Built-In Self-Repair Techniques with Fine-Grained Redundancy Mechanisms for NAND Flash Memories 査読有り 国際誌

    Shyue-Kung Lu, Shi-Chun Tseng, Kohei Miyase and Xin Dung

    Digest. of IEEE Workshop on RTL and High Level Testing ( Digest. of IEEE Workshop on RTL and High Level Testing )   Session 3-1   2021年11月

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    記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）

    オンライン開催  

  • Evaluation of Power Consumption with Logic Simulation and Placement Information for At-Speed Testing 査読有り 国際誌

    Taiki Utsunomiya, Kohei Miyase, Ryu Hoshino, Shyue-Kung Lu, Xiaoqing Wen, Seiji Kajihara

    Digest. of IEEE Workshop on RTL and High Level Testing ( Digest. of IEEE Workshop on RTL and High Level Testing )   Session 2-2   2021年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）

    オンライン開催  

  • On the efficacy of scan chain grouping for mitigating IR-drop-induced test data corruption 査読有り 国際誌

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    IEICE Transactions on Information and Systems   E104D ( 6 )   816 - 827   2021年01月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    Loading test vectors and unloading test responses in shift mode during scan testing cause many scan flip-flops to switch simultaneously. The resulting shift switching activity around scan flip-flops can cause excessive local IR-drop that can change the states of some scan flip-flops, leading to test data corruption. A common approach solving this problem is partial-shift, in which multiple scan chains are formed and only one group of the scan chains is shifted at a time. However, previous methods based on this approach use random grouping, which may reduce global shift switching activity, but may not be optimized to reduce local shift switching activity, resulting in remaining high risk of test data corruption even when partial-shift is applied. This paper proposes novel algorithms (one optimal and one heuristic) to group scan chains, focusing on reducing local shift switching activity around scan flip-flops, thus reducing the risk of test data corruption. Experimental results on all large ITC'99 benchmark circuits demonstrate the effectiveness of the proposed optimal and heuristic algorithms as well as the scalability of the heuristic algorithm.

    DOI： 10.1587/transinf.2020EDP7042

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  • Fault-Aware Dependability Enhancement Techniques for Phase Change Memory 査読有り 国際誌

    Lu S.K., Li H.P., Miyase K., Hsu C.L., Sun C.T.

    Journal of Electronic Testing: Theory and Applications (JETTA)   2021年01月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    A variety of resistive memories have been proposed in recent years. Among these emerging technologies, phase change memory (PCM) has received the most research attentions since it has the advantages of high scalability, non-volatility, fast access, strong data retention, low cost, and low power consumption. It is also considered as the most promising alternative of DRAM. In order to conquer the inevitable endurance problem of PCM cells which causes serious reliability and yield threats, hard repair and ECC (Error correction code) techniques are widely adopted. However, since soft errors are not a main threat for PCM, incorporating ECC for each data word is not a cost-effective technique since a lot of memory space is required for storing the check bits. In this paper, the progressive ECC techniques including the local progressive ECC (LPE) technique and the global progressive ECC (GPE) technique are proposed to solve this dilemma. The key innovation is to equip ECC for a data word when its first faulty cell is detected. In other words, we only equip fault detection code for data words such that the original code rate can be increased significantly. An ECC DRAM and an ECC CAM are used for storing check bits and accessing purposes, respectively. Hardware architectures for implementing the proposed GPE and LPE techniques are also provided. A simulator is developed for evaluating repair rate, reliability, yield, and hardware overhead. According to experimental results, the degradation of repair rate and reliability are almost negligible. However, the hardware overhead is at least 80% lower than the original ECC technique while maintaining the original reliability and yield levels.

    DOI： 10.1007/s10836-021-05961-1

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  • Probability of Switching Activity to Locate Hotspots in Logic Circuits 査読有り 国際誌

    Ryo Oba, Kohei Miyase, Ryu Hoshino, Shyue-Kung Lu, Xiaoqing Wen, Seiji Kajihara

    IEEE Workshop on RTL and High Level Testing   2020年11月

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    記述言語：英語   掲載種別：研究論文（研究会，シンポジウム資料等）

    Virtual Workshop  

  • Design of a Triple-Node-Upset Self-Recoverable Latch for Aerospace Applications in Harsh Radiation Environments 査読有り

    Yan A., Feng X., Hu Y., Lai C., Cui J., Chen Z., Miyase K., Wen X.

    IEEE Transactions on Aerospace and Electronic Systems   56 ( 2 )   1163 - 1171   2020年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    © 1965-2011 IEEE. In harsh radiation environments, nanoscale CMOS latches have become more and more vulnerable to triple-node upsets (TNUs). This paper first proposes a latch design that can self-recover from any possible TNU for aerospace applications in the 16-nm CMOS technology. The proposed latch is mainly constructed from seven mutually feeding-back soft-error-interceptive modules (SIMs), any of which consists of two three-input C-elements and one two-input C-element. Due to the mutual feedback mechanism of SIMs and the dual-level soft-error interception of each SIM, the latch can self-recover from any possible TNU. Simulation results demonstrate the TNU self-recoverability from any key TNU for the proposed latch using redundant silicon area. Furthermore, using a high-speed path, the proposed latch saves about 95.45% transmission delay and 86.97% delay-power-area product, compared with the state-of-the-art TNU-tolerant latch that cannot provide complete TNU self-recoverability at all.

    DOI： 10.1109/TAES.2019.2925448

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  • Analyzing running form with acceleration sensor 査読有り

    Koga C., Miyase K., Tokui M.

    Digest of Technical Papers - IEEE International Conference on Consumer Electronics   2020-January   2020年01月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2020 IEEE. Recently, motion analysis really helps athletes improve their performance. Since the systems of motion analysis are expensive and expertise in biomechanics or kinematics is necessary, it is difficult for athletes themselves to use them. In this work, we propose a motion analysis system with acceleration sensor. The proposed system is inexpensive since the system consists of inexpensive components. Besides, only two devices for analysis are required by concentrating on analyzing the motions of arm swing and foot strike. Experimental results demonstrate that the proposed system is useful for athletes to analyze running form.

    DOI： 10.1109/ICCE46568.2020.9043124

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  • A static method for analyzing hotspot distribution on the LSI 査読有り

    Miyase K., Kawano Y., Lu S.K., Wen X., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   73 - 78   2019年09月

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    担当区分：筆頭著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

    DOI： 10.1109/ITC-Asia.2019.00026

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  • Retention-Aware Refresh Techniques for Reducing Power and Mitigation of Data Retention Faults in DRAM 査読有り

    Lu S., Huang H., Hsu C., Sun C., Miyase K.

    Journal of Electronic Testing: Theory and Applications (JETTA)   35 ( 4 )   485 - 495   2019年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    © 2019, Springer Science+Business Media, LLC, part of Springer Nature. Due the leakage mechanisms exist in DRAM cells, DRAM cells lose stored information over time. Periodic refresh operations are inevitable for retaining the stored information. However, refresh operations are very power hungry and impact the bandwidth substantially since the refresh period is usually determined by the leakiest DRAM cells. A straightforward way for reducing refresh power is by merely extending the single standard refresh period. The incurred side effect is that more data retention faults (DRFs) will be generated and the fabrication yield will be sacrificed. To cure these dilemmas, a novel address remapping technique—the sub-bank address remapping (SBAR) technique is proposed in this paper. SBAR manipulates the logical-to-physical address remapping for each sub-bank such that the leakiest cells can be clustered and refreshed with their most suitable refresh periods. For the majority of DRAM cells, they can be refreshed with a longer refresh period such that the refresh power can be effectively reduced. The corresponding hardware architectures are also proposed. Experimental results show that we can respectively save 74.97% refresh power with less than 0.1% hardware overhead for a 1-Gb DRAM. Moreover, the fabrication yield can also be improved significantly.

    DOI： 10.1007/s10836-019-05817-9

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  • Scrubbing-Based Reliability and Yield　Enhancement Techniques for Flash Memory 査読有り 国際誌

    S. K. Lu, W. C. Tsai, C. L. Hsu, C. T. Sun, and K. Miyase

    Int'l Conf. on Advanced Technology Innovation   2019年07月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

  • Clock-Skew-Aware Scan Chain Grouping for Mitigating Shift Timing Failures in Low-Power Scan Testing 査読有り

    Zhang Y., Wen X., Holst S., Miyase K., Kajihara S., Wunderlich H., Qian J.

    Proceedings of the Asian Test Symposium   2018-October   149 - 154   2018年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2018 IEEE. High scan shift power often leads to excessive heat as well as shift timing failures. Partial shift (shifting a subset of scan chains at a time) is a widely adopted approach for avoiding excessive heat by reducing global switching activity, we show for the first time that it may actually cause excessive IR-drop on some clock buffers and worsen shift clock skews, thus increasing the risk of shift timing failures. This paper addresses this problem with an innovative method, namely Clock-Skew-Aware Scan Chain Grouping (CSA-SCG). CSA-SCG properly groups scan chains to be shifted simultaneously so as to reduce the imbalance of switching activity around the clock paths for neighboring scan flip-flops in scan chains. Experiments on large ITC'99 benchmark circuits demonstrate the effectiveness of CSA-SCG for reducing scan shift clock skews to lower the risk of shift timing failures in partial shift.

    DOI： 10.1109/ATS.2018.00037

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  • Progressive ECC Techniques for Phase Change Memory 査読有り

    Lu S., Li H., Miyase K.

    Proceedings of the Asian Test Symposium   2018-October   161 - 166   2018年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2018 IEEE. Phase change memory (PCM) is considered as the most promising alternative of DRAM. However, it has the inevitable endurance problem of the storage cells. The limited endurance and other permanent faults cause serious reliability and yield challenges. Conventional techniques like hard repair schemes and error correction codes (ECC) are usually used to overcome these dilemmas. However, since soft errors are not a main threat for PCM, equipping ECC for each data word will waste a lot of memory space for storing the check bits. Therefore, progressive ECC techniques are proposed to solve this drawback in this paper. The main idea is to equip ECC for data words when their first faulty bits are detected. That is, only the fault detection code is equipped for data words such that the original code rate is high. A separated ECC DRAM is used for storing the check bits. Two types of progressive ECC techniques-the local progressive ECC (LPE) technique and the global progressive ECC (GPE) technique are presented. The proposed techniques are also easy to be integrated with the conventional BISR (Built-in Self-repair) architectures. According to experimental results, the degradation of repair rate and reliability are almost negligible. However, the hardware overhead is at least 70% lower than the original ECC technique.

    DOI： 10.1109/ATS.2018.00039

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  • Adaptive ECC Techniques for Reliability and Yield Enhancement of Phase Change Memory 査読有り

    Lu S., Li H., Miyase K.

    2018 IEEE 24th International Symposium on On-Line Testing and Robust System Design, IOLTS 2018   226 - 227   2018年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2018 IEEE. The yield and reliability issues are important challenges for the emerging phase change memory (PCM). Hard repair techniques based on fault replacement and error correction codes are usually used to cure these dilemmas. However, the probability of occurring permanent faults is low and soft errors are not a main threat for PCM, equipping ECC for each data word will waste a lot of storage space. Therefore, an adaptive ECC technique is proposed to solve this drawback. The main idea is to equip ECC for memory words when they are detected faulty. A separated ECC DRAM is used for storing the check bits. According to experimental results, the degradation of repair rate is almost negligible. However, the hardware overhead is at least 70% lower than the original ECC technique.

    DOI： 10.1109/IOLTS.2018.8474118

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  • Scan chain grouping for mitigating ir-drop-induced test data corruption 査読有り

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    Proceedings of the Asian Test Symposium   140 - 145   2018年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2017 IEEE. Loading and unloading test patterns during scan testing causes many scan flip-flops to trigger simultaneously. This instantaneous switching activity during shift in turn may cause excessive IR-drop that can disrupt the states of some scan flip-flops and corrupt test stimuli or responses. A common design technique to even out these instantaneous power surges is to design multiple scan chains and shift only a group of the scan chains at a same time. This paper introduces a novel algorithm to optimally group scan chains so as to minimize the probability of test data corruption caused by excessive instantaneous IR-drop on scan flip-flops. The experiments show optimal results on all large ITC'99 benchmark circuits.

    DOI： 10.1109/ATS.2017.37

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  • Analysis and mitigation or IR-Drop induced scan shift-errors 査読有り

    Holst S., Schneider E., Kawagoe K., Kochte M., Miyase K., Wunderlich H., Kajihara S., Wen X.

    Proceedings - International Test Conference   2017-December   1 - 8   2017年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2017 IEEE. Excessive IR-drop during scan shift can cause localized IR-drop around clock buffers and introduce dynamic clock skew. Excessive clock skew at neighboring scan flip-flops results in hold or setup timing violations corrupting test stimuli or test responses during shifting. We introduce a new method to assess the risk of such test data corruption at each scan cycle and flip-flop. The most likely cases of test data corruption are mitigated in a non-intrusive way by selective test data manipulation and masking of affected responses. Evaluation results show the computational feasibility of our method for large benchmark circuits, and demonstrate that a few targeted pattern changes provide large potential gains in shift safety and test time with negligible cost in fault coverage.

    DOI： 10.1109/TEST.2017.8242055

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  • Locating Hot Spot with Justification Techniques in a Layout Design 査読有り

    K. Miyase, Y. Kawano, X. Wen, S. Kajihara

    IEEE Workshop on RTL and High Level Testing   2017年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Formal Test Point Insertion for Region-based Low-Capture-Power Compact At-Speed Scan Test 査読有り

    Eggersgluss S., Holst S., Tille D., Miyase K., Wen X.

    Proceedings of the Asian Test Symposium   173 - 178   2016年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2016 IEEE.Launch-Switching-Activity (LSA) is a serious problem during at-speed testing of integrated circuits, since localized LSA may lead to severe IR-drop and thus failures. The excessive LSA is conventionally mitigated by reducing the switching activity through special low-power test generation techniques, typically resulting in severe test pattern inflation and high test costs. This work introduces a novel concept of Low-Capture-Power Test Points (LCP-TPs), which are inserted to reduce switching activity in critical High-Capture-Power (HCP) regions. LCP-TPs also help in retaining high test compaction capability. An optimization- SAT based procedure is proposed to compute a small set of optimal LCP-TP locations for compact at-speed test sets with effective capture power reduction. Experimental results clearly demonstrate the advantages of LCP-TP insertion.

    DOI： 10.1109/ATS.2016.41

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85010207621&origin=inward

  • On Optimal Power-Aware Path Sensitization 査読有り

    Sauer M., Jiang J., Reimer S., Miyase K., Wen X., Becker B., Polian I.

    Proceedings of the Asian Test Symposium   179 - 184   2016年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    © 2016 IEEE.Detailed knowledge of a circuit's timing is essential for performance optimization, timing closure, and generation of test patterns to detect small-delay defects. When an input transition is applied to the circuit's inputs, the resulting delay is not only determined by the propagation path, but also influenced by the power-supply noise. We introduce a path-sensitization procedure which precisely controls the switching activity in the circuit region surrounding the path. The procedure can maximize or minimize switching activity, or set it to a user-specified value. We study the accuracy-vs.-efficiency trade-offs for a hierarchy of timing models, from coarse zero-delay assumption to a waveformaccurate approach with sub-cycle resolution. For the first time, we present a MaxSAT formulation which guarantees maximization or minimization of switching activity, stemming from transitions and from glitches, simultaneously with path sensitization. We validate the quality of the generated test patterns using a mixed-mode IR-drop-aware timing simulator.

    DOI： 10.1109/ATS.2016.63

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85010211549&origin=inward

  • Logic-path-and-clock-path-aware at-speed scan test generation 査読有り

    Li F., Wen X., Miyase K., Holst S., Kajihara S.

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E99A ( 12 )   2310 - 2319   2016年12月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    Copyright © 2016 The Institute of Electronics, Information and Communication Engineers.Excessive IR-drop in capture mode during at-speed scan testing may cause timing errors for defect-free circuits, resulting in undue test yield loss. Previous solutions for achieving capture-power-safety adjust the switching activity around logic paths, especially long sensitized paths, in order to reduce the impact of IR-drop. However, those solutions ignore the impact of IR-drop on clock paths, namely test clock stretch; as a result, they cannot accurately achieve capture-power-safety. This paper proposes a novel scheme, called LP-CP-aware ATPG, for generating high-quality capture-power-safe at-speed scan test vectors by taking into consideration the switching activity around both logic and clock paths. This scheme features (1) LP-CP-aware path classification for characterizing long sensitized paths by considering the IR-drop impact on both logic and clock paths; (2) LP-CP-aware X-restoration for obtaining more effective X-bits by backtracing from both logic and clock paths; (3) LP-CP-aware X-filling for using different strategies according to the positions of X-bits in test cubes. Experimental results on large benchmark circuits demonstrate the advantages of LP-CP-aware ATPG, which can more accurately achieve capture-power- safety without significant test vector count inflation and test quality loss.

    DOI： 10.1587/transfun.E99.A.2310

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84999232940&origin=inward

  • SAT-Based Post-Processing for Regional Capture Power Reduction in At-Speed Scan Test Generation （共著） 査読有り

    Stephan Eggersgluss, Kohei Miyase, Xiaoqing Wen

    European Test Symposium   2016年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    DOI： 10.1109/ETS.2016.7519327

    Scopus

  • Logic/Clock-Path-Aware At­Speed Scan Test Generation for Avoiding False Capture Failures and Reducing Clock Stretch (共著) 査読有り

    Koji Asada, Xiaoqing Wen, Stefan Holst, Kohei Miyase, Seiji Kajihara, Michael A. Kochte, Eric Schneider, Hans‐Joachim Wunderlich, Jun Qian

    Proc. Asian Test Symposium   1 - 6   Session 4A.   2015年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド  

    DOI： 10.1109/ATS.2015.25

    Scopus

  • A Soft-Error Tolerant TCAM Using Partial Don't-Care Keys （共著） 査読有り

    Infall Syafalni, Tsutomu Sasao, Xiaoqing Wen, Stefan Holst, Kohei Miyase

    European Test Symposium   Poster Session #2   2015年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    ルーマニア  

  • Identification of High Power Consuming Areas with Gate Type and Logic Level Information (共著) 査読有り

    Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara

    Proc. European Test Symposium   1 - 6   Paper9.1-1   2015年05月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    ルーマニア  

    DOI： 10.1109/ETS.2015.7138773

    Scopus

  • Soft-error tolerant TCAMs for high-reliability packet classifications （共著） 査読有り

    Infall Syafalni, Tsutomu Sasao, Xiaoqing Wen, Stefan Holst, Kohei Miyase

    2014 IEEE Asia Pacific Conference on Circuits and Systems   471 - 474   2014年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    DOI： 10.1109/APCCAS.2014.7032821

    Scopus

  • On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST （共著） 査読有り

    Akihiro Tomita, Xiaoqing Wen, Yasuo Sato, Seiji Kajihara, Kohei Miyase, Stefan Holst, Patrick Girard, Mohammad Tehranipoor, Laung-Terng Wang

    IEICE Transactions on Information and Systems   97-D ( 10 )   2706 - 2718   2014年10月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.2014EDP7039

    Scopus

    CiNii Article

  • Search Space Reduction for Low-Power Test Generation　（共著） 査読有り

    Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara

    Asian Test Symposium   171 - 176   2013年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    台湾  

    DOI： 10.1109/ATS.2013.40

    Scopus

  • Scan-Out Power Reduction for Logic BIST　（共著） 査読有り

    Senling Wang, Yasuo SATO, Seiji Kajihara, Kohei Miyase

    IEICE Transactions on Information and Systems   E96-D ( 9 )   2012 - 2020   2013年09月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.E96.D.2012

    Scopus

    CiNii Article

  • A Capture-Safety Checking Metric Based on Transition-Time-Relation for At-Speed Scan Testing （共著） 査読有り

    Kohei Miyase, Ryota Sakai, Xiaoqing Wen, Masao Aso, Hiroshi Furukawa, Yuta Yamato, Seiji Kajihara

    IEICE Transactions on Information and Systems   E96-D ( 9 )   2003 - 2011   2013年09月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.E96.D.2003

    Scopus

    CiNii Article

  • LCTI-SS: Low-Clock-Tree-Impact Scan Segmentation for Avoiding Shift Timing Failures in Scan Testing　（共著） 査読有り

    Yuta Yamato, Kohei Miyase, Seiji Kajihara, Xiaoqing Wen, Laung-Terng Wang, Michael A. Kochte

    IEEE Design & Test   30 ( 4 )   60 - 70   2013年07月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1109/MDT.2012.2221152

    Scopus

  • On Guaranteeing Capture Safety in At-Speed Scan Testing with Broadcast-Scan-Based Test Compression 査読有り

    Kazunari Enokimoto, Xiaoqing Wen, Kohei Miyase, Jiun-Lang Huang, Seiji Kajihara, Laung-Terng Wang

    26th Intl. Conf. on VLSI Design   279 - 284   2013年01月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    DOI： 10.1109/VLSID.2013.201

    Scopus

  • A scan-out power reduction method for multi-cycle BIST 査読有り

    Wang S., Sato Y., Miyase K., Kajihara S.

    Proceedings of the Asian Test Symposium   272 - 277   2012年12月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    High test power in logic BIST is a serious problem not only for production test, but also for board test, system debug or field test. Many low power BIST approaches that focus on scan-shift power or capture power have been proposed. However, it is known that a half of scan-shift power is compensated by test responses, which is difficult to control in those approaches. This paper proposes a novel approach that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture. Experimental results show that the proposed method reduces scan-out power up to 30% with little loss of test coverage. © 2012 IEEE.

    DOI： 10.1109/ATS.2012.50

    Scopus

    その他リンク： https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84872539850&origin=inward

  • Estimating the number of Don't-Care Bits in Test Vectors （共著） 査読有り

    Kohei Miyase, Seiji Kajihara, Xiaoqing Wen

    IEEE Workshop on RTL and High Level Testing   2012年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • On Pinpoint Capture Power Management in At-Speed Scan Test Generation 査読有り

    Xiaoqing Wen, Y. Nishida, Kohei Miyase, Seiji Kajihara, Patrick Girard, Mohammad Tehranipoor, Laung-Terng Wang

    International Test Conference   Paper 6.1   2012年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   新潟  

    DOI： 10.1109/TEST.2012.6401548

    Scopus

  • Low Power BIST for Scan-Shift and Capture Power　（共著） 査読有り

    Yasuo Sato, Senling Wang, Takaaki Kato, Kohei Miyase, Seiji Kajihara

    Asian Test Symposium   173 - 178   2012年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   新潟  

    DOI： 10.1109/ATS.2012.27

    Scopus

  • A Novel Capture-Safety Checking Method for Multi-Clock Designs and Accuracy Evaluation with Delay Capture Circuits （共著） 査読有り

    [28] Kohei Miyase, Masao Aso, Ryou Ootsuka, Xiaoqing Wen, Hiroshi Furukawa, Yuta Yamato, Kazunari Enokimoto, Seiji Kajihara

    VLSI Test Symposium   197 - 202   2012年04月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    DOI： 10.1109/VTS.2012.6231102

    Scopus

  • Additional Path Delay Fault Detection with Adaptive Test Data （共著） 査読有り

    Kohei Miyase, Hiroaki Tanaka, Kazunari Enokimoto, Xiaoqing Wen, Seiji Kajihara

    IEEE Workshop on RTL and High Level Testing   2011年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Power-Aware Test Pattern Generation for At-Speed LOS Testing （共著） 査読有り

    Alberto Bosio, Luigi Dilillo, Patrick Girard, Aida Todri, Arnaud Virazel, Kohei Miyase, Xiaoqing Wen

    Asian Test Symposium   506 - 510   2011年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   デリー  

    DOI： 10.1109/ATS.2011.50

    Scopus

  • Efficient BDD-based Fault Simulation in Presence of Unknown Values （共著） 査読有り

    Michael A. Kochte, Sandip Kundu, Kohei Miyase, Xiaoqing Wen, Hans-Joachim Wunderlich

    Asian Test Symposium   383 - 388   2011年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   デリー  

    DOI： 10.1109/ATS.2011.52

    Scopus

  • Effective Launch-to-Capture Power Reduction for LOS Scheme with Adjacent-Probability-Based X-Filling （共著） 査読有り

    Kohei Miyase, Yuta Uchinodan, Kazunari Enokimoto, Yuta Yamato, Xiaoqing Wen, Seiji Kajihara, Fangmei Wu, Luigi Dilillo, Alberto Bosio, Patrick Girard, Arnaud Virazel

    Asian Test Symposium   90 - 95   2011年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    インド   デリー  

    DOI： 10.1109/ATS.2011.35

    Scopus

  • A Novel Scan Segmentation Design Method for Avoiding Shift Timing Failure in Scan Testing （共著） 査読有り

    Yuta Yamato, Xiaoqing Wen, Michael A. Kochte, Kohei Miyase, Seiji Kajihara, Laung-Terng Wang

    International Test Conference   Paper 12.1   Paper 12.1   2011年09月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   アナハイム  

    DOI： 10.1109/TEST.2011.6139162

    Scopus

  • SAT-based Capture-Power Reduction for At-Speed Broadcast-Scan-Based Test Compression Architectures （共著） 査読有り

    Michael A. Kochte, Kohei Miyase, Xiaoqing Wen, Seiji Kajihara, Yuta Yamato, Kazunari Enokimoto, Hans-Joachim Wunderlich

    International Symposium on Low Power Electronics and Design   33 - 38   2011年08月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    日本   福岡市  

    DOI： 10.1109/ISLPED.2011.5993600

    Scopus

  • Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing　（共著） 査読有り

    Kohei Miyase, Kenji Noda, Hideaki Ito, Kazumi Hatayama, Takashi Aikyo, Yuta Yamato, Hiroshi Furukawa, Xiaoqing Wen, Seiji Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 6 )   1216 - 1226   2011年06月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（学術雑誌）

  • Mapping Test Power to Functional Power Through Smart X-Filling for LOS Scheme （共著） 査読有り

    F. Wu, L.. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen

    IEEE International Workshop on Impact of Low-Power design on Test and Reliability   2011年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Power-Aware Test Generation with Guaranteed Launch Safety for At-Speed Scan Testing （共著） 査読有り

    Xiaoqing Wen, Kazunari Enokimoto, Kohei Miyase, Yuta Yamato, Michael A. Kochte, Seiji Kajihara, Patrick Girard, Mohammad Tehranipoor

    29th IEEE VLSI Test Symposium   166 - 171   2011年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ   カリフォルニア  

    DOI： 10.1109/VTS.2011.5783778

    Scopus

  • A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing （共著） 査読有り

    Yuta Yamato,　Xiaoqing Wen, Kohei Miyase, Hiroshi Furukawa, Seiji Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 4 )   833 - 840   2011年04月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.1587/transinf.E94.D.833

    Scopus

    CiNii Article

  • Transition-Time-Relation Based Capture-Safety Checking for At-Speed Scan Test Generation 査読有り

    Kohei Miyase,Xiaoqing Wen,Masao Aso,Hiroshi Furukawa,Yuta Yamato,Seiji Kajihara

    Design Automation and Test in Europe   895 - 898   2011年03月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    France   グルノーブル   2011年03月  -  2011年03月

    主要論文集（会議） 代表的研究業績

  • X-Identification of Transition Delay Fault Tests for Launch-off Shift Scheme （共著） 査読有り

    Kohei Miyase, F. Wu, L. Dilillo, A. Bosio, P. Girard, X. Wen, S. Kajihara

    IEEE Workshop on RTL and High Level Testing   2010年12月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Low-Capture-Power Post-Processing Test Vectors for Test Compression Using SAT Solver （共著） 査読有り

    Kohei Miyase, Michael A. Kochte, Xiaoqing Wen, Seiji Kajihara, Hans-Joachim Wunderlich

    IEEE International Workshop on Defect and Data Driven Testing   2010年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • On Test Pattern Compaction with Multi-Cycle and Multi-Observation Scan Test 査読有り

    Seiji Kajihara,Makoto Matsuzono,Hisato Yamaguchi,Yasuo Sato,Kohei Miyase,Xiaoqing Wen

    International Symposium on Communications and Information Technologies   723 - 726   2010年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    東京   2010年10月  -  2010年10月

    DOI： 10.1109/ISCIT.2010.5665084

    Scopus

  • On Delay Test Quality for Test Cubes 査読有り

    Shinji Oku,Seiji Kajihara,Yasuo Sato,Kohei Miyase,Xiqoqing Wen

    IPSJ Transactions on System LSI Design Methodology   3   283 - 291   2010年08月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    DOI： 10.2197/ipsjtsldm.3.283

    Scopus

    CiNii Article

  • A Study of Capture-Safe Test Generation Flow for At- Speed Testing 査読有り

    Kohei Miyase,Xiaoqing Wen,Seiji Kajihara,Yuta Yamato,Atsushi Takashima,Hiroshi Furukawa,Kenji Noda,Hideaki Ito,Kazumi Hatayama,Takashi Aikyo,Kewal K. Saluja

    IEICE Transactions on Fundamentals of Electronics   E93-A ( 7 )   1309 - 1318   2010年07月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

    DOI： 10.1587/transfun.E93.A.1309

    Scopus

    CiNii Article

  • Power Reduction Through X-filling of Transition Fault Test Vector for LOS Testing （共著） 査読有り

    F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen, N. Ahmed

    International Workshop on the impact of Low-Power Design on Test and Reliability   2010年05月

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    記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

    DOI： 10.1109/DTIS.2011.5941434

    Scopus

  • CAT (Critical-Area-Targeted): A New Paradigm for Reducing Yield Loss Risk in At-Speed Scan Testing 査読有り

    X. Wen, K. Enokimoto, K. Miyase, S. Kajihara, M. Aso, and H. Furukawa

    Symp. II (ISTC/CSTIC): Metrology, Reliability and Testing   197 - 202   2010年03月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    DOI： 10.1149/1.3360619

    Scopus

  • High Launch Switching Activity Reduction in At- Speed Scan Testing using CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme 査読有り

    Kohei Miyase,Xiaoqing Wen,Hiroshi Furukawa,Yuta Yamato,Seiji Kajihara,Patrick Girard,Laung-Terng Wang,Mohammad Tehranipoor

    IEICE Transactions on Information and Systems   E93-D ( 1 )   2 - 9   2010年01月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A GA-Based Method for High-Quality X-Filling to Reduce Launch Switching Activity in At-Speed Scan Testing 査読有り

    Yuta Yamato,Xiaoqing Wen,Kohei Miyase,Hiroshi Furukawa,Seiji Kajihara

    IEEE 15th Pacific Rim International Symposium on Dependable Computing   81 - 86   2009年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Chaina   2009年11月  -  2009年11月

  • A Novel Post-ATPG IR-Drop Reduction Scheme for At-Speed Scan Testing in Broadcast-Scan-Based Test Compression Environment 査読有り

    Kohei Miyase,Yuta Yamato,Kenji Noda,Hideaki Ito,Kazumi Hatayama,Takashi Aikyo,Xiaoqing Wen,Seiji Kajihara

    International Conference on Computer-Aided Design   97 - 104   2009年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ合衆国   San Jose   2009年11月  -  2009年11月

    主要論文集（会議）

  • CAT: A Critical-Area-Targeted Test Set Modification Scheme for Reducing Launch Switching Activity in At-Speed Scan Testing 査読有り

    [17]Kazunari Enokimoto,Xiaoqing Wen,Yuta Yamato,Kohei Miyase,Hiroaki Sone,Seiji Kajihara,Masao Aso,Hiroshi Furukawa

    Asian Test Symposium   99 - 104   2009年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Taiwan   2009年11月  -  2009年11月

    主要論文集（会議）

  • X-Identification According to Required Distribution for Industrial Circuits （共著） 査読有り

    Isao Beppu, Kohei Miyase, Yuta Yamato, Xiaoqing Wen, Seiji Kajihara

    IEEE Workshop on RTL and High Level Testing   2009年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Optimizing the Percentage of X-Bits to Reduce Switching Activity （共著） 査読有り

    Isao Beppu, Kohei Miyase, Yuta Yamato, Xiaoqing Wen, Seiji Kajihara

    IEEE International Workshop on Defect and Data Driven Testing   2009年11月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • Effective IR-drop Reduction in At-speed Scan Testing using Distribution-Controlling X-Identification 査読有り

    Kohei Miyase,Kenji Noda,Hideaki Ito,Kazumi Hatayama,Takashi Aikyo,Yuta Yamato,Hiroshi Furukawa,Xiaoqing Wen,Seiji Kajihara

    International Conference on Computer-Aided Design   52 - 58   2008年11月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ合衆国   San Jose   2008年11月  -  2008年11月

    主要論文集（会議） 代表的研究業績

  • A Capture-Safe Test Generation Scheme for At-Speed Scan Testing 査読有り

    X. Wen,K. Miyase,S. Kajihara,H. Furukawa,Y. Yamato,A. Takashima,K. Noda,H. Ito,K. Hatayama,T. Aikyo,K.K. Saluja

    European Test Symposium   55 - 60   2008年05月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    Italy   Verbania   2008年05月  -  2008年05月

  • On Detection of Bridge Defects with Stuck-at Tests 査読有り

    Kohei Miyase,Kenta Terashima,Xiaoqing Wen,Seiji Kajihara,Sudhakar M. Reddy

    IEICE Transactions on Information and Systems   E91 ( 3 )   683 - 689   2008年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits 査読有り

    Yuta Yamato,Yusuke Nakamura,Kohei Miyase,Xiaoqing Wen,Seiji Kajihara

    IEICE Transactions on Information and Systems   E91 ( 3 )   667 - 674   2008年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kohei Miyase,Seiji Kajihara,Tatsuya Suzuki,Yuta Yamato,Patrick Girard,Yuji Ohsumi,Laung-Terng Wang

    International Test Conference   Paper25.1   2007年10月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ合衆国   2007年10月  -  2007年10月

    主要論文集（会議） 代表的研究業績

  • A Method for Improving the Bridging Defect Coverage of a Transition Delay Test Set "jointly worked （共著） 査読有り

    Kohei Miyase, Xiaoqing. Wen, Seiji. Kajihara, Masahiro Yamamoto, Hiroshi Furukawa

    2007 IEEE International Workshop on Current & Defect Based Testing (DBT 2007)   2007年10月

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    担当区分：責任著者   記述言語：英語   掲載種別：研究論文（その他学術会議資料等）

  • A Novel ATPG Method for Capture Power Reduction during Scan Testing 査読有り

    Xiaoqing Wen,Seiji Kajihara,Kohei Miyase,Tatsuya Suzuki,Kewal K. Saluja,Laung-Terng Wang,Kozo Kinoshita

    IEICE Transactions on Information and Systems   E90-D ( 9 )   1398 - 1405   2007年09月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

  • Critical-Path-Aware X-Filling for Effective IR-Drop Reduction in At-Speed Scan Testing 査読有り

    Xiaoqing Wen,Kohei Miyase,Tatsuya Suzuki,Seiji Kajihara,Yuji Ohsumi,Kewal K. Saluja

    Design Automation Conference   527 - 532   2007年06月

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    記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）

    アメリカ合衆国   2007年06月  -  2007年06月

    主要論文集（会議） 代表的研究業績

  • A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits 査読有り

    Yuta Yamato,Yusuke Nakamura,Kohei Miyase,Xiaoqing Wen,Seiji Kajihara

    IEICE Transactions on Information and Systems   E90 ( 9 )   1398 - 1405   2007年03月

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    記述言語：英語   掲載種別：研究論文（学術雑誌）

    主要雑誌

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著書

  • 情報工学基礎実験

    九州工業大学情報工学部情報工学基礎実験運営委員会（共著）

    学術図書出版社  2019年09月  （ ISBN:978-4-7806-0781-9 ）

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    総ページ数：8   担当ページ：pp.54-61   記述言語：日本語

口頭発表・ポスター発表等

  • 論理回路の分岐再収斂構造解析による高消費電力エリア特定に関する研究

    山下友哉，宮瀬紘平，温暁青

    電子情報通信学会技術研究報告  2024年02月  IEICE

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    開催期間： 2024年02月   記述言語：日本語   開催地：東京   国名：日本国  

  • 回路情報を用いた入力パターンによって異なる高消費電力エリア特定に関する研究

    章子晗，山下友哉，宮瀬紘平，温暁青

    第88回FTC研究会  FTC研究会

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    開催期間： 2024年01月   記述言語：日本語   開催地：オンライン  

  • 論理回路内のホットスポット特定手法とテストパターンごとに異なるホットスポットの評価に関する研究

    宇都宮大喜, 宮瀬紘平, 星野龍, ルー シュエクン, 温暁青, 梶原誠司

    電子情報通信学会技術研究報告  2023年03月  IEICE

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    開催期間： 2023年03月   記述言語：日本語   開催地：東京   国名：日本国  

  • 信号値遷移確率を用いた高消費電力エリア特定技術の計算処理評価に関する研究

    星野龍, 宇都宮大喜, 宮瀬紘平, 温暁青, 梶原誠司

    電子情報通信学会技術研究報告  2022年03月  IEICE

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    開催期間： 2022年03月01日   記述言語：日本語   開催地：オンライン開催   国名：日本国  

  • メモリのサイズおよび形状に起因するロジック部の高消費電力エリア特定に関する研究

    高藤大輝, 星野龍, 宮瀬紘平, 温暁青, 梶原誠司

    電子情報通信学会技術研究報告, DC2020-72, pp. 18-23 

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    開催期間： 2021年02月   記述言語：日本語  

  • LSI の領域毎の信号値遷移確率に基づく電力評価に関する研究

    大庭 涼, 星野 龍, 宮瀬 紘平, 温 暁青, 梶原 誠司

    デザインガイア2020 ～VLSI設計の新しい大地～  DC研究会，情報処理学会SLDM研究会, ICD研究会, RECONF研究会

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    開催期間： 2020年11月17日   記述言語：日本語   開催地： オンライン 開催  

  • メモリ搭載LSIに対するロジック部の消費電力解析に関する研究

    児玉優也, 宮瀬紘平, 高藤大輝, 温暁青, 梶原誠司

    電子情報通信学会技術研究報告, vol. 119, no. 420, DC2019-93 

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    開催期間： 2020年02月   記述言語：日本語  

  • LSIの高消費電力エリアに対する信号値遷移制御率向上に関する研究

    史傑, 宮瀬紘平, 温暁青, 梶原誠司

    電子情報通信学会技術研究報告, vol. 119, no. 420, DC2019-94 

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    開催期間： 2020年02月   記述言語：日本語  

  • 加速度センサーを用いたランニングフォームの解析に関する研究

    古賀千裕, ホルストシュテファン, 宮瀬紘平, 得居雅人

    第80回FTC研究会 

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    開催期間： 2019年01月   記述言語：日本語  

  • 正当化操作を用いたレイアウト上のホットスポット特定に関する研究

    河野雄大, 宮瀬紘平, 温暁青, 梶原誠司

    信学技報, 2018-02-DC 

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    開催期間： 2018年02月20日   記述言語：日本語  

  • ランニングフォームに対する動作解析システムに関する研究

    松原健人，池松拓磨，宮瀬紘平，ホルスト シュテファン，得意雅人

    第78回FTC研究会 

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    開催期間： 2018年01月   記述言語：日本語  

  • On Avoiding Test Data Corruption by Optimal Scan Chain Grouping

    Y. Zhang, S. Holst, X. Wen, K. Miyase, S. Kajihara, and J. Qian

    信学技報, DC2017-48, Paper-17 

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    開催期間： 2017年11月07日   記述言語：英語  

  • 電源ネットワークに対するIR-Dropの影響範囲特定に関する研究

    宮瀬紘平

    DC研究会 

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    開催期間： 2017年02月21日   記述言語：日本語  

  • Logic-Path-and-Clock-Path-Aware At-Speed Scan Test Generation

    Fuqiang Li

    DC研究会  DC研究会

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    開催期間： 2016年02月   記述言語：英語  

  • 実速度スキャンテスト生成におけるキャプチャ電力安全性保証及びクロックストレッチ削減について

    浅田浩嗣

    第74回FTC研究会  FTC研究会

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    開催期間： 2016年01月21日 - 2016年02月   記述言語：英語  

  • センサー技術を用いた動作解析システムに関する研究 (共著)

    宮瀬紘平

    第74回FTC研究会  FTC研究会

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    開催期間： 2016年01月21日 - 2016年01月23日   記述言語：日本語   開催地：広島  

  • レイアウトデータを用いたテスト時の高消費電力エリア特定手法に関する研究

    宮瀬紘平

    DC研究会  DC研究会

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    開催期間： 2015年06月   記述言語：日本語  

  • 低キャプチャ電力スキャンテスト生成のためのX埋め込み手法

    李 富強, 温 暁青, 宮瀬 紘平, ホルスト シュテファン, 梶原 誠司

    DC研究会 

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    開催期間： 2014年06月   記述言語：英語  

  • パターンマージングによる遷移遅延故障用テストのパス遅延故障検出能力向上手法

    田中広彬

    電子情報通信学会技術研究報告 

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    開催期間： 2012年02月   記述言語：日本語  

  • 低電力BISTにおけるシフトトグル率低減手法について

    加藤隆明

    電子情報通信学会技術研究報告 

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    開催期間： 2012年02月   記述言語：日本語  

  • New Test Partition Approach for Segmented Testing with Lower System Failure Rate

    Senling Wang

    第66回ＦＴＣ研究会 

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    開催期間： 2012年01月   記述言語：英語  

  • 実速度スキャンテストにおける高品質なキャプチャ安全性保障型テスト生成について

    西田優一朗

    第66回ＦＴＣ研究会 

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    開催期間： 2012年01月   記述言語：日本語  

  • フィールドテストの環境モニタ用回路の試作評価

    三宅庸資

    第66回ＦＴＣ研究会 

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    開催期間： 2012年01月   記述言語：日本語  

  • マルチサイクルテスト構造を用いたキャプチャ電力の低減

    山口久登

    電子情報通信学会技術研究報告 

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    開催期間： 2011年11月   記述言語：日本語  

  • テストベクトル変換手法を用いた低消費電力LOS実速度テスト

    宮瀬紘平

    電子情報通信学会技術研究報告 

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    開催期間： 2011年06月   記述言語：日本語  

  • 実速度スキャンテストベクトルに対する遷移タイミング考慮キャプチャ安全性判定

    九州工業大学　坂井

    電子情報通信学会技術研究報告 DC2010-60 

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    開催期間： 2011年02月   記述言語：日本語   開催地：日本 東京都  

  • 実速度テストに対する品質考慮ドントケア判定

    九州工業大学　河野

    第64回ＦＴＣ研究会資料 

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    開催期間： 2011年01月   記述言語：日本語   開催地：日本 岐阜県恵那市  

  • 熱モニタ用リングオシレータの評価機構とTEG設計

    九州工業大学　井上

    第64回ＦＴＣ研究会資料 

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    開催期間： 2011年01月   記述言語：日本語   開催地：日本 岐阜県恵那市  

  • 信号値遷移削減のためのドントケア判定率の最適化に関する研究

    電子情報通信学会技術研究報告 VLD2009-55 

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    開催期間： 2009年12月   記述言語：日本語   開催地：日本 高知氏  

  • 実速度スキャンテストにおけるクリティカルエリア特化型IR-Drop削減手法

    九州工業大学　榎元

    第62回電気関係学会九州支部連合大会 

    　詳細を見る

    開催期間： 2009年09月   記述言語：日本語   開催地：日本 飯塚市  

  • ブロードキャストスキャン圧縮環境下における実速度テストに対するIR-Drop削減Post-ATPG手法

    本人

    第61回ＦＴＣ研究会資料 

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    開催期間： 2009年07月   記述言語：日本語   開催地：日本 三重県多気郡  

  • 部分X分解によるX故障モデルを用いた故障診断手法の高速化

    本人

    電子情報通信学会技術研究報告 DC2009-76 

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    開催期間： 2009年02月   記述言語：日本語   開催地：日本 東京都  

  • 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について

    高嶋敦之

    電子情報通信学会技術研究報告, DC2008-30(VLD2008-62) 

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    開催期間： 2008年11月   記述言語：日本語   開催地：日本 北九州市  

  • 実速度スキャンテストにおけるキャプチャ時消費電力削減手法

    情報システム専攻　新田和彦

    第58回FTC研究会資料 

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    開催期間： 2008年04月   記述言語：日本語  

  • 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について

    情報創成工学専攻　福澤友晶

    電子情報通信学会技術研究報告 

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    開催期間： 2007年04月   記述言語：日本語   開催地：日本  

  • Per-Test X故障診断手法の診断分解能向上について

    情報創成工学専攻　大谷雅志

    LSIテスティングシンポジウム2007 

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    開催期間： 2007年04月   記述言語：日本語   開催地：日本  

  • LSI回路のX故障による Per-Test 故障診断手法の拡張について

    情報創成工学専攻　中村優介

    電子情報通信学会技術研究報告 

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    開催期間： 2007年04月   記述言語：日本語   開催地：日本  

  • A Transition Delay Test Generation Method for Capture Power　Reduction during At-Speed Scan Testing

    情報創成工学専攻　Tomoaki. Fukuzawa

    Microelectronics Assembling And Packaging & Reverse Trade Show 

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    開催期間： 2007年04月   記述言語：英語   開催地：日本  

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講演

  • 加速度センサーを用いたアスリートの動作解析

    電子情報通信学会 機能集積情報システム研究会  2020年10月  電子情報通信学会・ディペンダブルコンピューティング研究専門委員会

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    発表言語：日本語   講演種別：招待講演   開催地：広島市立大学 サテライトキャンパス  

  • Post-ATPG Test Modification

    Kolloquium Universitat Passau Fakultat fur Informatik und Mathematik  2012年05月  Universitat Passau Fakultat fur Informatik und Mathematik

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    講演種別：特別講演   開催地：Universitat Passau  

  • LSIの消費電力テスト

    日本大学生産工学部数理情報工学科  2010年10月  日本大学生産工学部数理情報工学科

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    講演種別：特別講演   開催地：千葉県習志野市  

報道関係

  • 13年秋以来九工大白星

    平賀, 宮瀬

    西日本スポーツ（新聞）  2015年05月10日

  • 九工大13年秋以来勝利

    平賀, 宮瀬

    西日本新聞  2015年05月10日

科研費獲得実績

  • 市民ランナーの安全で効率良いランニングフォーム学習支援システムの構築

    研究課題番号：16K01644  2016年04月 - 2019年03月   基盤研究(C)

  • 次世代低電力LSI創出のための誤テスト回避型高品質テスト方式に関する研究

    研究課題番号：15K12003  2015年04月 - 2018年03月   挑戦的萌芽研究

    　詳細を見る

    次世代低電力LSI創出のための誤テスト回避型高品質テスト方式に関する研究を実施する。

  • 体内埋込み型医療機器向けLSI回路のための極低電力自己テスト方式に関する研究

    研究課題番号：25280016  2013年04月 - 2017年03月   基盤研究(B)

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    高い信頼性が必要不可欠である体内埋込み型医療機器向けLSI回路のための、電力に関わる問題を解決可能な極低電力自己テスト方式に関する研究

  • 先端LSIテスト手法に対応した設計フロー最適化に関する研究

    研究課題番号：25730031  2013年04月 - 2016年03月   若手研究(B)

  • 高品質・低コストLSIの創出に貢献する論理スイッチング均衡型テストに関する研究

    研究課題番号：24650022  2012年04月 - 2015年03月   挑戦的萌芽研究

    　詳細を見る

    高品質・低コストLSIの創出には、LSI内の論理値が変化するスイッチングを制御する必要がある。論理スイッチングを均衡させることを目的にして様々な手法を研究開発する。

  • 高速ＬＳＩの信号伝搬速度検査対象経路の正確性および網羅性向上に関する研究

    研究課題番号：23700061  2011年04月 - 2013年03月   若手研究(B)

  • 次世代低消費電力LSI回路のための電力調整型テスト方式に関する研究

    研究課題番号：22300017  2010年04月 - 2013年03月   基盤研究(B)

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受託研究・共同研究実施実績

  • 機能安全に適した耐故障設計のための コンカレント論理BIST等に関する研究

    2022年07月 - 2023年03月

    ローム株式会社2020年度研究   ローム株式会社2020年度研究

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    研究区分：共同研究

  • High Dependable Design and Test Techniques for SoC including Embedded Flash Memory

    2017年08月 - 2018年03月

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    研究区分：その他共同研究等

  • 加速度・角速度センサーを用いた動作模倣ガイドシステム開発に関する研究

    2014年08月 - 2015年07月

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    研究区分：共同研究

  • 次世代ＬＳＩ対応テストパタン生成のための設計フロー構築に関する研究

    2011年08月 - 2012年07月

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    研究区分：共同研究

  • 高精度電力・ノイズ考慮テスト生成技術の研究

    2008年07月 - 2009年03月

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    研究区分：共同研究

海外研究歴

  • Diagnosis of Low Power LSI

    University of Passau  ドイツ連邦共和国  研究期間:  2014年11月 - 2015年02月

  • 先端LSIに対する多目的検査用入力データ生成システム構築に関する研究

    University of Freiburg  ドイツ連邦共和国  研究期間:  2012年10月01日 - 2013年03月31日

担当授業科目（学内）

  • 2023年度   LSIバックエンド設計

  • 2023年度   集積化システム設計演習(C)

  • 2023年度   ディジタルシステム設計

  • 2023年度   信号処理回路

  • 2023年度   情報セキュリティ概論

  • 2023年度   計算機システムⅠ

  • 2023年度   情報工学基礎実験

  • 2022年度   半導体トピックセミナー

  • 2022年度   半導体トピックセミナー

  • 2022年度   LSIバックエンド設計

  • 2022年度   ディペンダブルシステムCE

  • 2022年度   半導体トピックセミナー

  • 2022年度   集積化システム設計演習(C)

  • 2022年度   ディジタルシステム設計

  • 2022年度   信号処理回路

  • 2022年度   論理設計

  • 2022年度   論理回路

  • 2022年度   情報セキュリティ概論

  • 2022年度   計算機システムⅠ

  • 2022年度   情報工学基礎実験

  • 2021年度   LSIバックエンド設計特論

  • 2021年度   半導体トピックセミナー

  • 2021年度   集積化システム設計演習(P)

  • 2021年度   集積化システム設計演習(C)

  • 2021年度   信号処理回路

  • 2021年度   情報セキュリティ概論

  • 2021年度   計算機システムⅠ

  • 2020年度   LSIバックエンド設計特論

  • 2020年度   ＬＳＩ設計演習

  • 2020年度   信号処理回路

  • 2020年度   情報セキュリティ概論

  • 2020年度   計算機システムⅠ

  • 2019年度   LSIバックエンド設計特論

  • 2019年度   ＬＳＩ設計演習

  • 2019年度   情報セキュリティ概論

  • 2019年度   計算機システムⅠ

  • 2018年度   情報セキュリティ概論

  • 2018年度   ＬＳＩ設計演習

  • 2018年度   LSIバックエンド設計特論

  • 2018年度   計算機システムⅠ

  • 2017年度   LSIバックエンド設計特論

  • 2017年度   ＬＳＩ設計演習

  • 2017年度   計算機アーキテクチャＥ

  • 2016年度   ＬＳＩ設計演習

  • 2016年度   計算機アーキテクチャＥ

  • 2015年度   ＬＳＩ設計演習

  • 2015年度   情報工学基礎実験Ｉ

  • 2015年度   計算機アーキテクチャＥ

  • 2014年度   ＬＳＩ設計演習

  • 2014年度   計算機アーキテクチャＥ

  • 2014年度   情報工学基礎実験Ｉ

  • 2013年度   ＬＳＩ設計演習

  • 2013年度   情報工学基礎実験Ｉ

  • 2013年度   論理システム設計

  • 2012年度   ＬＳＩ設計演習

  • 2012年度   電子情報セミナー I

  • 2011年度   電子情報セミナーⅠ

  • 2011年度   ＬＳＩ設計演習

  • 2011年度   情報工学基礎実験Ⅰ

  • 2010年度   ＬＳＩ設計演習

  • 2010年度   電子情報セミナー I

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教育活動に関する受賞・指導学生の受賞など

  • 令和4年度 Lectures of the Year

    九州工業大学情報工学部  

    2023年06月

  • 令和3年度 Lectures of the Year

    九州工業大学情報工学部  

    2022年06月22日

  • 平成30年度 Lectures of the Year

    九州工業大学情報工学部  

    2019年06月19日

その他教育活動

  • 明専会学生プロジェクト　指導教員

    2024年04月
    -
    2025年03月

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    創造学習プロジェクト

  • 明専会学生プロジェクト　指導教員

    2023年04月
    -
    2024年03月

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    創造学習プロジェクト

  • 明専会学生プロジェクト　指導教員

    2022年04月
    -
    2023年03月

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    夢チャレンジプロジェクト

  • 明専会学生プロジェクト　指導教員

    2021年04月
    -
    2022年03月

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    夢チャレンジプロジェクト

  • 明専会学生プロジェクト　指導教員

    2020年04月
    -
    2021年03月

    　詳細を見る

    夢チャレンジプロジェクト

  • 全学　硬式野球部　顧問（監督）

    2014年06月
    -
    現在

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学会・委員会等活動

  • 米国電気電子学会(IEEE) CAS   IEEE福岡支部CAS Chair  

    2024年01月 - 2025年12月

  • 米国電気電子学会(IEEE)   20th IEEE Asia Pacific Conference on Circuits and Systems, Tutorial co-chairs  

    2024年01月 - 2024年11月

  • 米国電気電子学会(IEEE)   The 34th Asian Test Symposium and 9th International Test Conference in Asia 2025, Finance chair  

    2023年03月 - 2025年12月

  • 米国電気電子学会(IEEE), ACM   Asia and South Pacific Design Automation Conference 2025, Publication co-chair  

    2023年03月 - 2025年01月

  • 米国電気電子学会(IEEE) CAS   IEEE福岡支部CAS Vice chair  

    2022年01月 - 2023年12月

  • 米国電気電子学会(IEEE)   International Test Conference in Asia 2023, local chair  

    2022年01月 - 2023年09月

  • 米国電気電子学会(IEEE), ACM   Asia and South Pacific Design Automation Conference 2023, Publication co-chair  

    2021年03月 - 2023年01月

  • 米国電気電子学会(IEEE) CAS   IEEE福岡支部CAS Treasurer/Secretary  

    2020年02月 - 2021年12月

  • 米国電気電子学会(IEEE), ACM   Asia and South Pacific Design Automation Conference 2020, TPC chair  

    2019年07月 - 2020年01月

  • 米国電気電子学会(IEEE)   IEEE Asian Test Symposium (2021) Secretary  

    2019年03月 - 2021年11月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2021, Publication co-chair  

    2019年03月 - 2021年01月

  • 米国電気電子学会(IEEE)   IEEE Workshop on RTL and High Level Testing (2019)　Program co-chair  

    2018年11月 - 2019年12月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2019, TPC chair  

    2018年08月 - 2019年01月

  • 米国電気電子学会(IEEE)   International Test Conference in Asia 2019, secretary  

    2017年10月 - 2019年09月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2018, TPC member  

    2017年08月 - 2018年01月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2017, TPC member  

    2016年08月 - 2017年01月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2016, TPC member  

    2015年08月 - 2016年01月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2015, TPC member  

    2014年08月 - 2015年01月

  • 米国電気電子学会(IEEE)   IEEE Asian Test Symposium (2016)　Local Arrangement Chair  

    2014年07月 - 2016年12月

  • 米国電気電子学会(IEEE)   Asia and South Pacific Design Automation Conference 2014, TPC member  

    2013年08月 - 2014年01月

  • 情報処理学会   システムLSI設計技術研究運営委員会　運営委員  

    2011年04月 - 2015年03月

  • 電子情報通信学会   査読委員  

    2010年08月 - 現在

  • 米国電気電子学会(IEEE)   IEEE 21th IEEE Asian Test Symposium (2012)　Publicity Chair  

    2010年07月 - 2012年11月

  • 米国電気電子学会(IEEE)   IEEE 13th IEEE Workshop on RTL and High Level Testing (2012)　Publicity Chair  

    2010年07月 - 2012年11月

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社会貢献活動（講演会・出前講義等）

  • 全日本監督会常任委員

    役割：運営参加・支援

    公益財団法人 全日本大学野球連盟  2024年01月 - 現在

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    種別：その他

    全国大学野球の運営

  • 全九州大学野球協会代表監督会書記

    役割：運営参加・支援

    2021年02月 - 現在

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    対象： 大学生

    種別：その他

  • 九州六大学福岡六大学九州地区野球連盟小委員会委員

    2017年10月 - 2020年03月

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    種別：その他

    九州・沖縄の野球発展および円滑な試合運営のための小委員会委員

  • 福岡六大学野球連盟　理事

    2014年09月 - 現在

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    種別：その他

  • 全九州大学野球協会常任委員

    役割：運営参加・支援

    2014年08月 - 2021年12月

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    種別：その他

    九州の大学野球の運営

  • 九州工業大学硬式野球部 監督

    2014年06月 - 現在

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    種別：その他

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