温 暁青 (オン ギョウセイ)

WEN Xiaoqing

写真a

職名

教授

研究室住所

福岡県飯塚市川津680-4

研究分野・キーワード

LSI、テスト、テスト容易化設計、故障診断、高信頼性設計

ホームページ

http://aries3a.cse.kyutech.ac.jp/~wen/

出身大学 【 表示 / 非表示

  • 1986年07月   清華大学   計算機科学技術学科   計算機科学技術   卒業   中華人民共和国

出身大学院 【 表示 / 非表示

  • 1993年03月  大阪大学  工学研究科  応用物理学  博士課程・博士後期課程  修了  日本国

  • 1990年03月  広島大学  工学研究科  情報工学  修士課程・博士前期課程  修了  日本国

取得学位 【 表示 / 非表示

  • 大阪大学 -  博士(工学)  1993年03月

  • 広島大学 -  修士(工学)  1990年03月

  • 清華大学 -  工学学士  1986年07月

学内職務経歴 【 表示 / 非表示

  • 2019年04月
    -
    継続中

    九州工業大学   大学院情報工学研究院   情報・通信工学研究系   教授  

  • 2017年04月
    -
    継続中

    九州工業大学   大学院情報工学府   情報創成工学専攻長  

  • 2017年04月
    -
    継続中

    九州工業大学   大学院情報工学研究院   情報創成工学研究系長  

  • 2013年04月
    -
    2017年03月

    九州工業大学   ディペンダブル集積システム研究センター   センター長  

  • 2012年04月
    -
    2013年03月

    九州工業大学   大学院情報工学府   情報創成工学専攻   専攻長  

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学外略歴 【 表示 / 非表示

  • 2016年01月
    -
    継続中

    Universiti Teknologi Malaysia (UTM)   Embedded System Research Laboratory   Asscociate Member   アメリカ合衆国

  • 1998年01月
    -
    2003年12月

    SynTest Technologies社   副社長(VP)兼最高技術責任者(CTO)   アメリカ合衆国

  • 1995年10月
    -
    1996年03月

    ウィスコンシン大学マジソン校電気計算機工学科   客員研究員   アメリカ合衆国

  • 1993年09月
    -
    1997年12月

    秋田大学鉱山学部(現理工学部)情報工学科   講師   日本国

  • 1993年04月
    -
    1993年08月

    アイシー測器株式会社   研究開発技術者   日本国

所属学会・委員会 【 表示 / 非表示

  • 1989年01月
    -
    継続中
     

    Institute of Electrical and Electronics Engineers (IEEE)  アメリカ合衆国

  • 2011年01月
    -
    継続中
     

    Technical Activity Committee on Power-Aware Testing, TTTC, IEEE Computer Society  アメリカ合衆国

  • 2007年01月
    -
    継続中
     

    Asian Subcommittee, IEEE International Test Conference  アメリカ合衆国

  • 2005年01月
    -
    継続中
     

    電子情報通信学会  日本国

  • 2010年02月
    -
    継続中
     

    情報処理学会  日本国

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専門分野(科研費分類) 【 表示 / 非表示

  • 半導体集積回路のテストとテスト容易化設計

 

研究経歴 【 表示 / 非表示

  • LSI低電力テスト

    未設定  

    研究期間: 2004年01月  -  継続中

  • LSI高信頼性設計

    ソフトエラー対策  

    研究期間: 2014年04月  -  継続中

  • LSIテスト生成

    未設定  

    研究期間: 1993年04月  -  継続中

  • LSIテスト容易化設計

    未設定  

    研究期間: 1993年04月  -  継続中

  • LSI故障診断

    未設定  

    研究期間: 1993年04月  -  継続中

論文 【 表示 / 非表示

  • A fault-tolerant MPSoC for CubeSats

    Fuchs C., Chou P., Wen X., Murillo N., Furano G., Holst S., Tavoularis A., Lu S., Plaat A., Marinis K.

    2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT 2019      2019年10月  [査読有り]

     概要を見る

    © 2019 IEEE. We present the implementation of a fault-tolerant MP-SoC for very small satellites (<100kg) based upon commercial components and library IP. This MPSoC is the result of a codesign process and is designed as an ideal platform for software-implemented fault-tolerance measures. It enforces strong isolation between processors, and combines fault-tolerance measures across the embedded stack within an FPGA. This allows us to assure robustness for a satellite on-board computer consisting of modern semiconductors manufactured in fine technology nodes, for which traditional fault-tolerance concepts are ineffective. We successfully implemented this design on several Xilinx UltraScale and UltraScale+ FPGAs with modest utilization. We show that a 4-core implementation is possible with just 1.93 W of total power consumption, which for the first time enables true fault-tolerance for very small spacecraft such as CubeSats. For critical space missions aboard heavier satellites, we implemented an MPSoC-variant for the space-grade XQRKU060 part together with the Xilinx Radiation Testing Consortium. The MPSoC was developed for a 4-year ESA project. It can satisfy the high performance requirements of future scientific and commercial space missions at low cost while offering the strong fault-coverage necessary for platform control for missions with a long duration.

    DOI Scopus

  • A novel triple-node-upset-tolerant CMOS latch design using single-node-upset-resilient cells

    Song Z., Yan A., Cui J., Chen Z., Li X., Wen X., Lai C., Huang Z., Liang H.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019      139 - 144   2019年09月  [査読有り]

     概要を見る

    © 2019 IEEE. Nano-scale CMOS circuits are vulnerable to single-event triple-node-upsets (SETUs). This paper proposes the design of a novel CMOS latch to tolerate any SETU using single-node-upset-resilient cells converged at a highly reliable node. The latch makes use of three single-node-upset-resilient cells, each of which mainly consists of triple mutually feeding back 2-input C-elements. These cells have a common converged output node feeding back to the output of the latch, making the latch capable of tolerating any SETU. Simulation results not only confirm the SETU tolerance capability but also show a significant area-power-delay-product reduction of 96.81% for the proposed latch compared with the only existing SETU hardened latch.

    DOI Scopus

  • A static method for analyzing hotspot distribution on the LSI

    Miyase K., Kawano Y., Lu S., Wen X., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019      73 - 78   2019年09月  [査読有り]

     概要を見る

    © 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

    DOI Scopus

  • Small Delay Fault Diagnosis with Compacted Responses

    S. Holst, E. Schneider, M. A. Kochte, X. Wen, H.-J. Wunderlich

    Poster at ACM Design Automation Conf.      2019年06月  [査読有り]

  • Power-Aware Testing for Low-Power VLSI Circuits

    X. Wen

    15th IEEE Int'l Conf. on Electron Devices and Solid-State Cirucits      Paper S12-1   2019年06月  [査読有り]  [招待有り]

    China  Xi'an  2019年06月  -  2019年06月

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著書 【 表示 / 非表示

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 半導体テスト技術者検定3級 問題集

    温暁青、畠山一実 ( 共著 )

    日経BPコンサルティング  2014年12月 ISBN: 978-4-8644-3071-5

  • Chapter 9 "Low-Power Testing for 2D/3D Devices and Systems" in Design of 3D Integrated Circuits and Systems

    Rohit Sharma, 他 ( 共著 )

    CRC Press  2014年11月 ISBN: 9781466589407

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 入門編

    温暁青、畠山一実 ( 共著 )

    日経BPコンサルティング  2013年05月 ISBN: 978-4-8644-3039-5

  • Chapter 20 "Low-Power Testing for Low-Power LSI Circuits", Advanced Circuits for Emerging Technologies

    X. Wen, Y. Zorian ( 共著 )

    John Wiley & Sons  2012年06月 ISBN: 978-0-470-90005-5

  • Power-Aware Testing and Test Strategies for Low Power Devices

    P. Girard, N. Nicolici, X. Wen ( 共編者 )

    Springer  2009年11月 ISBN: 9781441909275

     概要を見る

    Managing the power consumption of circuits & systems is now considered one of the most important challenges for the semiconductor industry. This text explores existing solutions for power-aware test &design-for-test of conventional circuits and systems, & surveys test strategies &EDA solutions for testing low power devices. © Springer Science+Business Media, LLC 2010 All rights reserved.

    Scopus

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口頭発表・ポスター発表等 【 表示 / 非表示

  • 実速度スキャンテストにおける高品質なキャプチャ安全性保障型テスト生成について

    西田優一郎

    第66回 FTC 研究会  (日本 )  2012年01月  -  2012年01月   

  • New Test Partition Approach for Rotating Test with Lower Rate

    S. Wang

    第66回 FTC 研究会  (日本 )  2012年01月  -  2012年01月   

  • テストベクトル変換手法を用いた低消費電力LOS実速度テスト

    宮瀬紘平

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング  (日本 )  2011年06月  -  2011年06月   

  • 実速度スキャンテストベクトルに対する遷移タイミング考慮キャプチャ安全性判定

    情報創成工学専攻, 武田敏秀

    電子情報通信学会技術研究報告  (日本 )  2011年02月  -  2011年02月   

  • 知識ベースシステムに基づいたLSIテスト不良原因解析について

    情報創成工学専攻, 武田敏秀

    電子情報通信学会技術研究報告  (日本 )  2010年11月  -  2010年11月   

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工業所有権 【 表示 / 非表示

  • MULTIPLE-CAPTURE DFT METHOD FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULTS DURING SELF-TEST OR SCAN-TEST

    特願 20160512  特開 20160131707  アメリカ合衆国

    L.-T. Wang, P.-C. Hsu, X. Wen

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    特願 20130305200  アメリカ合衆国

    L.-T. WANG, .X. WEN

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    特願 20120246604  アメリカ合衆国

    L.-T. WANG, A. Kifli; Augusli, F.-S. Hsu, S.-C. Kao, X. Wen, S.-H. Lin, H.-P. Wang

  • GENERATION DEVICE, CLASSIFICATION METHOD, GENERATION METHOD, AND PROGRAM

    特願 20110209024  アメリカ合衆国

    M.-F. Wu, J.-L. Huang, X. Wen, K. Miyase

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    特願 20110197171  アメリカ合衆国

    L.-T. Wang, X. Wen

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講演 【 表示 / 非表示

  • LSU Testing: A Core Technology to a Successful Semiconductor Industry

    International Conference on Advanced Mechnical and Electronical Engineering ( Beijing, China )  2018年12月27日 

  • Power-Aware VLSI Testing -Challenges and Strategies-

    The Workshop of Artificial Intelligence and Its Applications on Next Generation of Internet of Things ( Kitakyushu, Japan )  2018年08月20日 

  • Power-Aware Testing for Low-Power VLSI Circuits

    The 2nd International Conference on Circuits, Devices and Systems ( Nanjing, China )  2018年08月05日 

  • Power-Aware LSI Testing: Challenges and Strategies

    特別講演会 ( Beijing, China )  2018年03月29日 

  • Power-Aware Testing for Low-Power VLSI Circuits

    特別講演会 ( Beijing, China )  2017年12月29日 

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報道関係 【 表示 / 非表示

  • 高品質半導体を開発へ

    西日本新聞  2013年05月11日

    温暁青

  • 九工大 半導体検査に新技術 廃棄率が大幅改善へ スマホ製造費削減 価格低下も

    西日本新聞   2012年01月08日

    温暁青

  • 九州工業大 保有特許活用でSPC

    日経産業新聞  2011年12月16日

    温暁青

  • テスト時のローパワー化に高い関心

    Tech-On  2008年03月17日

    温暁青

学術関係受賞 【 表示 / 非表示

  • Best Paper Award

    2018年08月15日   The 10th China Test Conference   中華人民共和国

    受賞者:  A. Yan, Y. Ling, J. Cui, Z. Chen, X. Wen

  • Best Paper Award

    2016年11月22日   The 25th IEEE Asian Test Symposium  

    受賞者:  K. Asada, X. Wen, S. Holst, K. Miyase, S. Kajihara, M. A. Kochte, E. Schneider, H.-J. Wunderlich, J. Qian,

  • IEEEフェロー

    2012年01月01日   IEEE   アメリカ合衆国

    受賞者:  温暁青

  • 平成20年度電子情報通信学会情報・システムソサイエティ論文賞

    2009年11月26日   電子情報通信学会情報・システムソサイエティ   日本国

    受賞者:  X. Wen,Y. Yamashita,S. Kajihara,L.-T. Wang,K. K. Saluja,K. Kinoshita,K. Miyase,T. Suzuki

  • Best Paper Award

    2007年10月12日   The Seventh IEEE Workshop on RTL and High Level Testing  

    受賞者:  X. Wen, Y. Yamato, K. Miyase, S. Kajihara, H. Furukawa, L.-T. Wang, K. K. Saluja, K. Kinoshita

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科研費獲得実績 【 表示 / 非表示

  • 次世代低電力LSI創出のための誤テスト回避型高品質テスト方式に関する研究

    挑戦的萌芽研究

    研究期間:  2015年04月  -  2018年03月

    研究課題番号:  15K12003

     概要を見る

    スマホ、ウェアラブルデバイス、環境モニタリングセンサー、人工衛星搭載回路などの電池駆動電子機器にとって、低電力LSI は必要不可欠である。しかし、低電力LSI は高度化すればするほど、低く抑えら
    れる機能動作時の消費電力に対して、テスト時の消費電力が数十倍にもなるため、正常 LSI でもテスト時には誤動作しテスト結果が誤ってしまうという誤テスト問題 が深刻化してきている。本研究では、誤テストの根本原因として、(1) スキャンチェーンにおける隣接するフリップフロップペアのクロックパス近傍の信号遷移量の不均衡さ、及び、(2) 長い活性化機能パス近傍の信号遷移量の多さに着目し、今まで利用されていなかったレイアウト設計における配置配線を工夫することによって、誤テストを確実に回避するというレイアウトレベル誤テスト回避技術(L-FTA: Layout-Level False Test Avoidance)を世界に先駆けて確立する。この斬新な発想に基づく高品質LSI テスト技術によって、次世代低電力 LSI の創出に貢献する。

  • 体内埋込み型医療機器向けLSI回路のための極低電力自己テスト方式に関する研究

    基盤研究(B)

    研究期間:  2013年04月  -  2018年03月

    研究課題番号:  25280016

     概要を見る

    高齢化社会の到来と高度医療の普及につれ、心臓ペースメーカーなどのような体内埋込み型医療機器への需要が益々高まってきている。このような機器は体内で長期に使われるため、その頭脳にあたるLSI 回路の劣化による故障の有無を定期的に検査する自己テストが必要不可欠となる。しかし、一般 LSI用の自己テスト方式では高いテスト電力を伴うため、電池駆動の体内埋込み型医療機器の使用寿命を大幅に減らし、使用者に取り換えのための再手術を強いてしまう。このため、体内埋込み型医療機器の高信頼化・長寿命化に貢献する斬新な低電力自己テスト技術の開発が強く求められている。本研究では、テスト電力消費の原因となる入力遷移の内故障検出に寄与しないものを選択的に抑えるという、選択的入力遷移マスク型自己テスト技術(SITM-BIST: Selective-Input-Transition-Masking Built-In Self-Test)を世界に先駆けて確立し、体内埋込み型医療機器用 LSI 回路に適した極低電力自己テストを実現する。本研究は新しい学術領域の開拓のみならず、日本半導体産業の新しい成長分野の創出にも貢献する。

  • 高品質・低コストLSIの創出に貢献する論理スイッチング均衡型テストに関する研究

    挑戦的萌芽研究

    研究期間:  2012年04月  -  2015年03月

    研究課題番号:  24650022

     概要を見る

    LSI の大規模化・低電圧化・高速化に伴い、従来技術では対処できないテスト品質低下 (テスト不足・過度テスト)が深刻化し、高品質・低コストLSIの創出を妨げる大きな問題となっている。本研究では、テストクロックパス周辺の論理スイッチング量の大幅なばらつきに起因する過度なクロックスキューによって内部クロック周期が大きく変動してしまうことがテスト品質低下の一因であるとする内部テストクロック周期変動原因説を世界に先駆けて提起する。本研究の目的は、(1) クロックパス周辺の論理スイッチング量のばらつきと内部クロック周期変動との関係の実証解析、(2) テスト入力に対するクロックスキュー定量化手法の提案、及び、(3) クロックスキュー削減のためのテスト生成技術とテスト設計技術の確立である。これによって、論理スイッチング均衡型テストという斬新な高品質LSIテスト技術体系の構築にチャレンジする。

  • 次世代低消費電力LSI回路のための電力調整型テスト方式に関する研究

    基盤研究(B)

    研究期間:  2010年04月  -  2013年03月

    研究課題番号:  22300017

     概要を見る

    LSI回路のテストにおいて、活性化パスの遅延超過に起因する歩留まり低下、及び、活性化パスの遅延不足に起因する微小遅延欠陥検出不能による品質低下は深刻化してきている。本研究では、パス遅延が近傍電力に大きく影響されることに着目し、活性化パス近傍の局所電力を必要に応じて増減させることによって、各活性化パスにおける遅延超過や遅延不足を同時に解決するという、電力調整型テスト方式(PAT: Power Adjustment Testing)を世界に先駆けて確立する。この高度で独創的な研究は、LSIテストの新しい学術領域を開拓すると共に、半導体産業の生命線である歩留まりと品質の向上に貢献する。

  • VLSIの高品質フィールドテストに関する研究

    基盤研究(B)

    研究期間:  2009年04月  -  2012年03月

    研究課題番号:  21300015

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受託研究・共同研究実施実績 【 表示 / 非表示

  • Nano-CMOS LSI 回路の実現に貢献する先端テスト技術の研究開発

    受託研究

    研究期間:  2011年04月  -  2015年03月

     概要を見る

    本研究プロジェクトは、Nano-CMOS-LSI回路に発生しうる従来にないほど複雑なNano-CMOS欠陥に対応できる総合的なNano-CMOS-LSIテスト技術(故障モデリング、故障検出、故障診断、フォールトトレランスを含む)の研究開発を目的とする。Nano-CMOSのプロセス、デバイス、回路などの設計技術に加え、Nano-CMOS-LSIテスト技術が開発されて初めて、Nano-CMOS-LSI回路が実現可能になる。

  • 最先端半導体(cell/B.E.)を活用した超高速演算処理に関する実証試験

    受託研究

    研究期間:  2009年09月  -  2010年03月

  • 高精度電力・ノイズ考慮テスト生成技術の研究

    共同研究

    研究期間:  2008年04月  -  2009年03月

  • 半導体集積回路の高歩留り化プラットフォームの研究開発

    受託研究

    研究期間:  2007年06月  -  2012年03月

     概要を見る

    半導体集積回路の歩留まり(良品率)は、半導体産業の生命線と言われるほど重要な指標である。しかし、回路の大規模化・微細化・高速化・複雑化・低電圧化に伴い、歩留まりの低下は著しく、社会・産業の基盤をなす半導体産業の発展を強く阻害するようになりつつある。その要因は、回路に欠陥が発生する製造不良とテスト環境に不具合が発生するテスト不良である。そこで、本研究開発では、参画機関が所有している、製造不良の位置特定技術、テスト不良対応技術、知識処理技術、及びバーチャルテスター技術を有機的に融合・発展させ、製造不良とテスト不良を同時に削減できる高歩留まり化プラットフォーム技術を世界に先駆けて開発する。これによって達成される高歩留まり化は、低コストを武器に攻勢を強める外国勢へ対抗するための切り札となり、日本の半導体産業の国際競争力向上に大きく貢献する。

  • テスト時電力・ノイズ考慮テストの研究

    共同研究

    研究期間:  2007年06月  -  2008年03月

その他競争的資金獲得実績 【 表示 / 非表示

  • テストクロック危険性の検出と除去に基づく高品質LSIテスト方式に関する研究

    提供機関:  独立行政法人日本学術振興会 

    研究期間:  2015年04月  -  2017年03月

     概要を見る

    半導体集積回路(LSI)は、情報化社会と現代産業の米としての役割が高まる一方、LSI製造の日本やドイツ等の先進国からの流出が止まらず、国の戦略的競争力強化のためにも、LSI設計における技術優位性の確保が急務になっている。本共同研究は、LSI設計の内、特にLSIの品質・信頼性を決定付けるテスト設計(すなわち、LSIに欠陥の有無を調べるための回路構成とテスト入力生成)において、機能電力より極端に高いテスト電力によるテストクロック変形に起因する誤テストやテスト能力低下という深刻な問題を提起し、世界トップレベルのLSIテスト研究実績を有している日独双方の「強・強」連携によって、テストクロック危険性の検出と除去に基づく革新的なLSIテスト高品質化方式(T*CR2: TestClock Risk Checking and Removal)を世界に先駆けて確立する。T*CR2方式は、車、医療機器、航空宇宙機器、ウェアラブル・携帯機器、ユビキタスネットワーク等に必要不可欠な高品質・高信頼なLSIの創出を通じて、半導体産業の技術的優位性の確保、及び、高度情報化社会と現代産業の米として安全・安心で豊かな社会の実現に貢献する。

  • フィールド高信頼化のための回路・システム機構

    提供機関:  独立行政法人 科学技術振興機構 

    研究期間:  2008年10月  -  2014年03月

     概要を見る

    委託研究

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    提供機関:  独立行政法人 科学技術振興機構 

    研究期間:  2007年10月  -  2008年03月

     概要を見る

    委託研究

  • 半導体集積回路の高信頼化に貢献する先端テスト技術の研究開発

    提供機関:  経済産業省 

    研究期間:  2007年09月  -  2008年03月

  • 自己検査・自己診断によるLSI高信頼化方式に関する研究

    提供機関:  独立行政法人 日本学術振興会 

    研究期間:  2006年04月  -  2008年03月

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    アメリカ合衆国, オーストラリア及び欧州諸国との共同研究

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その他研究活動 【 表示 / 非表示

  • チュートリアル @ ISCAS 2018 (Florence, Italy)

    2018年05月
     
     
     

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ LATS 2018 (Sao Paulo, Brazil)

    2018年03月
     
     
     

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    Tutorial "Power-Aware Testing in the Era of IoT" by X.Wen and P. Girard

  • チュートリアル @ ATS 2017 (Taipei, Taiwan)

    2017年11月
     
     
     

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    Tutorial "Power-Aware Testing in the Era of IoT" by X. Wen and P. Girard

  • チュートリアル @ ATS 2012 (Niigata, Japan)

    2012年11月
     
     
     

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ ITC 2012 (Anaheim, USA)

    2012年11月
     
     
     

     概要を見る

    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

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担当授業科目 【 表示 / 非表示

  • 2019年度  高信頼性設計論

  • 2019年度  デジタルシステム設計

  • 2019年度  離散数学Ⅰ

  • 2018年度  計算機アーキテクチャE

  • 2018年度  高信頼性設計論

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FD活動への参加 【 表示 / 非表示

  • 2017年05月19日   公開授業(LSI設計演習)コメンテータ

  • 2016年05月17日   公開授業(基礎物理学)コメンテータ

 

学会・委員会等活動 【 表示 / 非表示

  • 2019年01月
    -
    2019年12月

    International Conference on VLSI Design (VLSID)   Program Committee Member (2019)

  • 2019年01月
    -
    2019年12月

    IEEE European Test Symposium (ETS)   Program Committee Member (2019)

  • 2019年01月
    -
    2019年12月

    International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2019)

  • 2018年01月
    -
    2018年12月

    IEEE Latin-American Test Symposium (LATS)   Regional Publicity Co-Chair (2018)

  • 2018年01月
    -
    2018年12月

    IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2018)

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社会貢献活動(講演会・出前講義等) 【 表示 / 非表示

  • 情報工学部サイエンスカフェ

    2018年07月
     
     

     概要を見る

    「高信頼LSI技術で情報化社会を守る」

  • 半導体テスト技術者検定問題出題・点検

    2013年04月
    -
    継続中
  • 半導体テスト技術ロードマップ説明会

    2012年06月
     
     

     概要を見る

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 半導体製造・技術・工程管理改善講座

    2010年06月
     
     

     概要を見る

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 半導体製造・技術・工程管理改善講座

    2009年05月
     
     

     概要を見る

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

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