2022/08/26 更新

オン ギョウセイ
温 暁青
WEN Xiaoqing
Scopus 論文情報  
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Citation Countは当該年に発表した論文の被引用数

所属
大学院情報工学研究院 情報・通信工学研究系
職名
教授
外部リンク

研究キーワード

  • テスト容易化設計

  • 故障診断

  • 高信頼性設計

  • LSIテスト

研究分野

  • 情報通信 / 計算機システム  / 半導体集積回路のテストとテスト容易化設計

出身学校

  • 1986年07月   清華大学   計算機科学技術学科   計算機科学技術   卒業   中華人民共和国

出身大学院

  • 1993年03月   大阪大学   工学研究科   応用物理学   博士課程・博士後期課程   修了   日本国

  • 1990年03月   広島大学   工学研究科   情報工学   修士課程・博士前期課程   修了   日本国

取得学位

  • 大阪大学  -  博士(工学)   1993年03月

  • 広島大学  -  修士(工学)   1990年03月

  • 清華大学  -  工学学士   1986年07月

学内職務経歴

  • 2019年04月 - 現在   九州工業大学   大学院情報工学研究院   情報・通信工学研究系     教授

  • 2017年04月 - 2019年03月   九州工業大学   大学院情報工学府     情報創成工学専攻長

  • 2017年04月 - 2019年03月   九州工業大学   大学院情報工学研究院     情報創成工学研究系長

  • 2013年04月 - 2017年03月   九州工業大学   ディペンダブル集積システム研究センター     センター長

  • 2012年04月 - 2013年03月   九州工業大学   大学院情報工学府     専攻長

  • 2008年04月 - 2019年03月   九州工業大学   大学院情報工学研究院   情報創成工学研究系     教授

  • 2008年04月 - 2010年03月   九州工業大学   大学院情報工学府     専攻長

  • 2007年04月 - 2008年03月   九州工業大学   情報工学研究科     教授

  • 2004年01月 - 2007年03月   九州工業大学   情報工学研究科     助教授

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学外略歴

  • 2016年01月 - 現在   Universiti Teknologi Malaysia (UTM)   Embedded System Research Laboratory   Asscociate Member   アメリカ合衆国

  • 1998年01月 - 2003年12月   SynTest Technologies社   副社長(VP)兼最高技術責任者(CTO)   アメリカ合衆国

  • 1995年10月 - 1996年03月   ウィスコンシン大学マジソン校電気計算機工学科   客員研究員   アメリカ合衆国

  • 1993年09月 - 1997年12月   秋田大学鉱山学部(現理工学部)情報工学科   講師   日本国

  • 1993年04月 - 1993年08月   アイシー測器株式会社   研究開発技術者   日本国

所属学会・委員会

  • 1989年01月 - 現在   Institute of Electrical and Electronics Engineers (IEEE)   アメリカ合衆国

  • 2011年01月 - 現在   Technical Activity Committee on Power-Aware Testing, TTTC, IEEE Computer Society   アメリカ合衆国

  • 2007年01月 - 現在   Asian Subcommittee, IEEE International Test Conference   アメリカ合衆国

  • 2005年01月 - 現在   電子情報通信学会   日本国

  • 2010年02月 - 現在   情報処理学会   日本国

  • 2005年04月 - 現在   日本信頼性学会   日本国

  • 2015年10月 - 現在   日本マイクロ・ナノバブル学会   日本国

  • 2017年12月 - 現在   日本学術振興会科学研究費委員会   日本国

  • 2017年01月 - 現在   中国自然科学基金委員会   中華人民共和国

  • 2014年04月 - 現在   国立研究開発法人科学技術振興機構「研究成果最適展開支援プログラム」   日本国

  • 2015年04月 - 2017年03月   国立研究開発法人科学技術振興機構「マッチングプランナープログラム」   日本国

  • 2017年04月 - 現在   国立研究開発法人科学技術振興機構「地域産学バリュープログラム」   日本国

  • 2014年04月 - 現在   国立研究開発法人科学技術振興機構「研究成果最適展開支援プログラム」   日本国

  • 2010年04月 - 現在   国立研究開発法人科学技術振興機構「A-STEP探索タイプ」   日本国

  • 2004年01月 - 現在   IEEE Transactions on Computer-Aided Design   アメリカ合衆国

  • 2004年01月 - 現在   IEEE Transactions on VLSI Systems   アメリカ合衆国

  • 2004年01月 - 現在   Journal of Electronic Testing: Theory and Applications   アメリカ合衆国

  • 2009年01月 - 現在   Journal of Computer Science and Technology   中華人民共和国

  • 2009年01月 - 現在   Indian Journal of VLSI and Electronic System Design   インド

  • 2017年01月 - 現在   International Conference on Intelligent Green Building and Smart Grid   その他

  • 2017年01月 - 現在   IEEE International Test Conference in Asia (ITC-Asia)   その他

  • 2016年01月 - 現在   International Doctoral Symposium on Applied Computation and Security Systems (ACSS)   その他

  • 2015年01月 - 現在   IEEE International Symposium on Nanoelectronic and Information Systems (iNIS)   その他

  • 2015年01月 - 現在   IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)   その他

  • 2015年01月 - 現在   International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   その他

  • 2014年01月 - 現在   IEEE Asia Pacific Conference on Circuits and Systms (APCCAS)   その他

  • 2014年01月 - 現在   International Conference on VLSI Design (VLSID)   その他

  • 2013年01月 - 現在   International Conference on Advanced Technologies for Communications (ATC)   その他

  • 2013年01月 - 現在   IEEE Latin-American Test Symposium (LATS)   その他

  • 2013年01月 - 現在   IEEE International Reliability Innovations Conference (IRIC)   その他

  • 2012年01月 - 現在   IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   その他

  • 2010年06月 - 2012年05月   Association of Computing Machinery (ACM)   アメリカ合衆国

  • 2010年01月 - 現在   IEEE International Conference of Networking, Sensing and Control (ICNSC)   その他

  • 2009年04月 - 現在   Design, Automation and Test in Europe Conference and Exhibition (DATE)   その他

  • 2009年01月 - 現在   IEEE/VSI VLSI Design And Test Symposium (VDAT)   その他

  • 2009年01月 - 現在   IEEE International Conference on ASIC (ASICON)   その他

  • 2009年01月 - 現在   IEEE Pacific Rim International Symposium on Dependable Computing (PRDC)   その他

  • 2009年01月 - 現在   IEEE International Workshop on Impact of Low-Power design on Test and Reliability (LPonTR)   その他

  • 2008年04月 - 2010年03月   JST シーズ発掘試験査読評価委員会   日本国

  • 2008年01月 - 現在   IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT)   その他

  • 2008年01月 - 現在   IEEE International Conference on Computer Design (ICCD)   その他

  • 2008年01月 - 現在   IEEE European Test Symposium (ETS)   その他

  • 2007年04月 - 2011年03月   大分県 LSIクラスター形成推進会議   日本国

  • 2007年01月 - 現在   IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   その他

  • 2006年04月 - 2009年03月   福岡県 FIBA (Fukuoa International Business Association)   日本国

  • 2006年04月 - 2007年03月   大分県産業創造機構 H18年度ジョブカフェモデル事業検討会議   日本国

  • 2006年04月 - 2007年03月   経済産業省 産学連携製造中核人材育成事業   日本国

  • 2006年01月 - 現在   IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   アメリカ合衆国

  • 2005年04月 - 2006年03月   経済産業省 平成17年度「半導体電子部品・装置・部材・解析等の製造現場のプロフェッショナル育成事業」   日本国

  • 2005年04月 - 2006年03月   東アジア経済交流推進機構 ウェハテストビジネス可能性検討委員会   日本国

  • 2005年04月 - 2006年03月   大分県半導体クラスター 未来を担う若い人材の養成(ジョブカフェ)協議会   日本国

  • 2004年04月 - 2005年03月   経済産業省 平成16年度製造現場の中核人材育成FS調査事業(半導体製造におけるテスト解析テクノロジストの育成)」の評価委員会   日本国

  • 2004年01月 - 現在   Asian and South Pacific Design Automation Conference (ASP-DAC)   アメリカ合衆国

  • 2004年01月 - 現在   IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   その他

  • 2004年01月 - 現在   Design Automation Conference (DAC)   その他

  • 2000年01月 - 現在   IEEE Workshop on RTL and High Level Testing (WRTLT)   その他

  • 1997年01月 - 1997年12月   International Workshop on Computer-Aided Design, Test, and Evaluation for Dependability   その他

  • 1993年01月 - 現在   IEEE International Test Conference (ITC)   アメリカ合衆国

  • 1993年01月 - 現在   IEEE Great Lake Symposium on VLSI   その他

  • 1993年01月 - 現在   IEEE Asian Test Symposium (ATS)   その他(アジア地域)

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研究経歴

  • LSI低電力テスト

    未設定

    研究期間: 2004年01月  -  現在

  • LSI高信頼性設計

    ソフトエラー対策

    研究期間: 2014年04月  -  現在

  • LSIテスト生成

    未設定

    研究期間: 1993年04月  -  現在

  • LSIテスト容易化設計

    未設定

    研究期間: 1993年04月  -  現在

  • LSI故障診断

    未設定

    研究期間: 1993年04月  -  現在

論文

  • Evaluation and Test of Production Defects in Hardened Latches 査読有り 国際誌

    Ma R., Holst S., Wen X., Yan A., Xu H.

    IEICE Transactions on Information and Systems ( 一般社団法人 電子情報通信学会 )   E105D ( 5 )   996 - 1009   2022年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    As modern CMOS circuits fabricated with advanced technology nodes are becoming more and more susceptible to soft-errors, many hardened latches have been proposed for reliable LSI designs. We reveal for the first time that production defects in such hardened latches can cause two serious problems: (1) these production defects are difficult to detect with conventional scan test and (2) these production defects can reduce the reliability of hardened latches. This paper systematically addresses these two problems with three major contributions: (1) Post-Test Vulnerability Factor (PTVF), a first-of-its-kind metric for quantifying the impact of production defects on hardened latches, (2) a novel Scan-Test-Aware Hardened Latch (STAHL) design that has the highest defect coverage compared to state-of-the-art hardened latch designs, and (3) an STAHL-based scan test procedure. Comprehensive simulation results demonstrate the accuracy of the proposed PTVF metric and the effectiveness of the STAHL-based scan test. As the first comprehensive study bridging the gap between hardened latch design and LSI testing, the findings of this paper will significantly improve the soft-error-related reliability of LSI designs for safety-critical applications.

    DOI: 10.1587/transinf.2021EDP7216

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    CiNii Research

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  • GPU-Accelerated Timing Simulation of Systolic-Array-Based AI Accelerators 査読有り 国際誌

    Holst S., Bumun L., Wen X.

    Proceedings of the Asian Test Symposium   2021-November   127 - 132   2021年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Systolic arrays are currently used in autonomous systems such as self-driving cars to accelerate the enormous amount of matrix operations necessary for DNN inference. The reliability of such accelerators are of utmost importance since any loss in DNN accuracy due to erroneous calculations can have dire consequences. We propose a novel method to measure accuracy losses caused by arbitrary timing faults in systolic arrays. Our GPU-based simulation system enables for the first time a complete and accurate timing simulation of all inference-related matrix operations on large systolic arrays. A single consumer-grade GPU can simulate a LeNet-5 at a throughput of about 13s per inference. Furthermore, our simulation approach readily scales to larger DNNs and multiple GPUs.

    DOI: 10.1109/ATS52891.2021.00034

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  • A double-node-upset completely tolerant CMOS latch design with extremely low cost for high-performance applications 査読有り 国際誌

    Yan A., Qian K., Song T., Huang Z., Ni T., Chen Y., Wen X.

    Integration   86   22 - 29   2022年09月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents a novel radiation hardened latch (namely DCTELC) that can completely tolerate single-node upsets and double-node upsets (DNUs) for high-performance applications. The latch mainly consists of a clock-gating based dual-interlocked-cell (DICE), a 2-input C-element, and a clock-gating based 2-input C-element. The latch introduces isolated nodes to tolerate DNUs and the isolated nodes have no time to float for high-performance applications. Simulation results demonstrate the complete DNU tolerance for the latch and an 86% power-area-delay product (PADP) saving on average compared with state-of-the-art DNU-tolerant latches. Moreover, compared with the existing latches of the same type, the power dissipation, silicon area, transmission delay, and PADP of the proposed latch are the smallest.

    DOI: 10.1016/j.vlsi.2022.04.008

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  • Two 0.8 V, Highly Reliable RHBD 10T and 12T SRAM Cells for Aerospace Applications 査読有り 国際誌

    Yan A., He Z., Xiang J., Cui J., Zhou Y., Huang Z., Girard P., Wen X.

    Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI   261 - 266   2022年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Aggressive scaling of CMOS technologies requires to pay attention to the reliability issues of circuits. This paper presents two highly reliable RHBD 10T and 12T SRAM cells, which can protect against single-node upsets (SNUs) and double-node upsets (DNUs). The 10T cell mainly consists of two cross-coupled input-split inverters and the cell can robustly keep stored values through a feedback mechanism among its internal nodes. It also has a low cost in terms of area and power consumption, since it uses only a few transistors. Based on the 10T cell, a 12T cell is proposed that uses four parallel access transistors. The 12T cell has a reduced read/write access time with the same soft error tolerance when compared to the 10T cell. Simulation results demonstrate that the proposed cells can recover from SNUs and a part of DNUs. Moreover, compared with the state-of-the-art hardened SRAM cells, the proposed 10T cell can save 28.59% write access time, 55.83% read access time, and 4.46% power dissipation at the cost of 4.04% silicon area on average.

    DOI: 10.1145/3526241.3530312

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  • A Highly Robust, Low Delay and DNU-Recovery Latch Design for Nanoscale CMOS Technology 査読有り 国際誌

    Yan A., Zhou Z., Wei S., Cui J., Zhou Y., Ni T., Girard P., Wen X.

    Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI   255 - 260   2022年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    With the advancement of semiconductor technologies, nano-scale CMOS circuits have become more vulnerable to soft errors, such as single-node-upsets (SNUs) and double-node-upsets (DNUs). In order to effectively tolerate DNUs caused by radiation and reduce the delay and area consumption of latches, this paper proposes a DNU resilient latch in the nanoscale CMOS technology. The latch mainly comprises four input-split inverters and four 2-input C-elements. Since all internal nodes are interlocked, the latch can recover from all possible DNUs. Simulation results show that, compared with the state-of-the-art DNU self-recovery latch designs, the proposed latch can save 64.51% transmission delay and 56.88% delay-area-power-product (DAPP) on average, respectively.

    DOI: 10.1145/3526241.3530321

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  • Sextuple Cross-Coupled-DICE Based Double-Node-Upset Recoverable and Low-Delay Flip-Flop for Aerospace Applications 査読有り 国際誌

    Yan A., Chen Y., Song S., Zhai Z., Cui J., Huang Z., Girard P., Wen X.

    Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI   333 - 338   2022年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    This paper proposes a novel sextuple cross-coupled dual-interlocked-storage-cell (DICE) based double-node-upset (DNU) recoverable and low-delay flip-flop (FF), namely SCDRL-FF, for aerospace applications. The SCDRL-FF mainly consists of sextuple cross-coupled DICEs controlled by clock-gating. The use of clock-gating based DICEs significantly reduces the CLK-Q transmission delay of the SCDRL-FF. Through the redundant and interlocked clock-gating based DICEs, the SCDRL-FF can provide complete DNU recoverability. Simulation results demonstrate the DNU recoverability of the SCDRL-FF and a 65% delay reduction on average compared with the state-of-the-art hardened FFs. The low delay overhead makes the proposed SCDRL-FF effectively applicable to high-performance applications and the DNU recoverability makes the proposed SCDRL-FF also suitable for aerospace applications.

    DOI: 10.1145/3526241.3530355

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  • Quadruple and Sextuple Cross-Coupled SRAM Cell Designs With Optimized Overhead for Reliable Applications 査読有り 国際誌

    Yan A., Xiang J., Cao A., He Z., Cui J., Ni T., Huang Z., Wen X., Girard P.

    IEEE Transactions on Device and Materials Reliability   22 ( 2 )   282 - 295   2022年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Aggressive technology scaling makes modern advanced SRAMs more and more vulnerable to soft errors such as single-node upsets (SNUs) and double-node upsets (DNUs). This paper proposes two SRAM cells; the first one is called Quadruple Cross-Coupled SRAM (QCCS) and the second one is called Sextuple Cross-Coupled SRAM (SCCS). The QCCS cell comprises four cross-coupled input-split inverters to keep stored values, and provides self-recoverability from SNUs at low cost. To improve reliability, the SCCS cell uses six cross-coupled input-split inverters to construct a large error-interceptive feedback loop and hence robustly keep stored values. The SCCS cell can self-recover from all possible SNUs and one part of DNUs; for remaining DNUs, a node-separation mechanism is used to avoid their occurrence. Simulation results demonstrate the robustness of the proposed cells. Moreover, compared with the state-of-the-art hardened cells, i.e., NASA13T, RHBD12T, We-Quatro, Zhang14T, QUCCE12T, DNUSRM, QCCM10T, QCCM12T, S4P8N, and S8P4N, the QCCS cell reduces read access time by 17%, write access time by 19%, power dissipation by 4% and silicon area overhead by 10% on average, while the SCCS cell reduces read access time by 44% as well as write access time by 13% on average at the cost of moderate increase in power dissipation and silicon area overhead.

    DOI: 10.1109/TDMR.2022.3175324

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  • A Secure and Multiobjective Virtual Machine Placement Framework for Cloud Data Center 査読有り 国際誌

    Saxena D., Gupta I., Kumar J., Singh A.K., Wen X.

    IEEE Systems Journal   16 ( 2 )   3163 - 3174   2022年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    To facilitate cost-effective and elastic computing benefits to the cloud users, the energy-efficient and secure allocation of virtual machines (VMs) plays a significant role at the data center. The inefficient VM placement (VMP) and sharing of common physical machines among multiple users leads to resource wastage, excessive power consumption, increased intercommunication cost, and security breaches. To address the aforementioned challenges, a novel secure and multiobjective VMP (SM-VMP) framework is proposed with an efficient VM migration. The proposed framework ensures an energy-efficient distribution of physical resources among VMs, which emphasizes secure and timely execution of user application by reducing intercommunication delay. The VMP is carried out by applying the proposed Whale Optimization Genetic Algorithm (WOGA), inspired by whale evolutionary optimization and nondominated sorting based genetic algorithms. The performance evaluation for static and dynamic VMP and comparison with recent state of the arts observed a notable reduction in shared servers, intercommunication cost, power consumption, and execution time up to 28.81%, 25.7%, 35.9%, and 82.21%, respectively with increased resource utilization up to 30.21%.

    DOI: 10.1109/JSYST.2021.3092521

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  • Cost-Effective and Highly Reliable Circuit-Components Design for Safety-Critical Applications 査読有り 国際誌

    Yan A., Fan Z., Ding L., Cui J., Huang Z., Wang Q., Zheng H., Girard P., Wen X.

    IEEE Transactions on Aerospace and Electronic Systems   58 ( 1 )   517 - 529   2022年02月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    With the reduction of technology nodes now reaching 2 nm, circuits become increasingly susceptible to external perturbations. Thereby, soft errors, such as single-node-upset (SNU), single-event-transient (SET), double-node-upset (DNU), and even triple-node-upset (TNU), must be considered for safety-critical applications. This article first presents four advanced circuit components (i.e., advanced voters), that have very small overhead compared with the traditional voters. The proposed Advanced Triple-Modular-Redundancy (ATMR) and Advanced Quadruple-Modular-Redundancy (AQMR) voters only consist of four and six inverters, respectively, to provide effective tolerance against SNUs and DNUs. To further filter SETs, a Schmitt-trigger (ST) instead of an inverter at the output-level is used to construct the ATMR-ST and AQMR-ST voters. These proposed voters can also be extended to tolerate TNUs. Next, these voters are used for latch hardening, so that this article also presents a series of voter-based latch designs, to ensure high reliability with cost-effectiveness. Simulation results demonstrate the node-upset tolerance and/or SET-filterability of the proposed voters and voter-based latches, respectively. Simulation results also demonstrate that the proposed ATMR voter can reduce delay, power, and area by 55.2, 32.8, and 32.2%, respectively, compared with the traditional TMR voter; the proposed so-called high-impedance state-insensitive, TNU-tolerant, and SET-filterable latch can reduce delay, power, and area by 78.9, 15.8, and 28.6%, respectively, compared with the state-of-the-art TNU hardened latch.

    DOI: 10.1109/TAES.2021.3103586

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  • SCLCRL: Shuttling C-elements based Low-Cost and Robust Latch Design Protected against Triple Node Upsets in Harsh Radiation Environments 査読有り 国際誌

    Yan A., Li Z., Huang S., Zhai Z., Cheng X., Cui J., Ni T., Wen X., Girard P.

    Proceedings of the 2022 Design, Automation and Test in Europe Conference and Exhibition, DATE 2022   1257 - 1262   2022年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    As the CMOS technology is continuously scaling down, nano-scale integrated circuits are becoming susceptible to harsh-radiation induced soft errors, such as double-node upsets (DNUs) and triple-node upsets (TNUs). This paper presents a shuttle C-elements based low-cost and robust latch (namely SCLCRL) that can recover from any TNU in harsh radiation environments. The latch comprises seven primary storage nodes and seven secondary storage nodes. Each pair of primary nodes feeds a secondary node through one C-element (CE) and each pair of secondary nodes feeds a primary node through another CE, forming redundant feedback loops to robustly retain values. Simulation results validate all key TNUs' recoverability features of the proposed latch. Simulation results also demonstrate that the proposed SCLCRL latch can approximately save 29% silicon area and 47% D-Q delay on average at the cost of moderate power, compared with the state-of-the-art TNU-recoverable reference latches of the same-type.

    DOI: 10.23919/DATE54114.2022.9774665

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  • A Highly Reliable and Low Power RHBD Flip-Flop Cell for Aerospace Applications 査読有り 国際誌

    Yan A., Qian K., Cui J., Cui N., Huang Z., Wen X., Girard P.

    Proceedings of the IEEE VLSI Test Symposium   2022-April   2022年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    In space, the impact of radiative particles, such as neutrons and heavy ions, can change the node states of a flip-flop, thus resulting in loss of data. In this paper, a Highly reliable and Low power Radiation-hardened-by-design (RHBD) Flip-Flop cell, namely HLRFF, completely hardened against double-node-upsets (DNUs), is proposed for aerospace applications. The HLRFF is a master-slave structure. The master latch is mainly constructed from two 2-input C-elements (CEs) and one 2-input clock-gating based CE, while the slave latch has an additional keeper at the output stage. The verification results demonstrate that the proposed HLRFF is completely DNU-tolerant. Furthermore, compared to the state-of-the-art radiation-hardened FF cells, the proposed HLRFF can reduce power consumption by approximately 69%. However, only the proposed HLRFF is not only completely DNU-tolerant but also insensitive to high-impedance-state.

    DOI: 10.1109/VTS52500.2021.9794197

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  • Broadcast-TDMA: A Cost-Effective Fault Tolerance Method for TSV Lifetime Reliability Enhancement 査読有り 国際誌

    Ni T., Bian J., Yang Z., Nie M., Yao L., Huang Z., Yan A., Wen X.

    IEEE Design and Test   2022年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Electromigration and time-dependent dielectric breakdown induced through-silicon-via (TSV) aging, along with TSV thermal issues including thermo-mechanical stress and thermal cycling, may result in failure and affect the lifetime reliability of TSV. This paper proposes a cost-effective fault tolerance method for TSV lifetime reliability enhancement. In a honeycomb TSV group formed by six TSVs without the utilization of redundant TSVs, any faulty TSV can be bypassed and broadcasted to any other TSVs in the same group. The cost-effectiveness of the proposed fault tolerance method has been evaluated based on the IWLS’05 3D benchmark circuits using 45nm open cell library. Experimental results show that the proposed method has the highest lifetime reliability compared with state-of-art router-based, ring-based, and chain-TDMA based solutions for lifetime reliability enhancement, and the lifetime reliability of the proposed scheme can still remain more than 90% even at 10 years. Furthermore, compared with the methods mentioned above, the proposed method can achieve 34.05%~58.56%, 29.46%~55.55%, 4.75%~39.84% reductions in hardware overhead, respectively. All these promising attributes can facilitate this proposed architecture’s adoption in 3D IC designs.

    DOI: 10.1109/MDAT.2022.3189827

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  • Novel Quadruple-Node-Upset-Tolerant Latch Designs with Optimized Overhead for Reliable Computing in Harsh Radiation Environments 査読有り 国際誌

    Yan A., Xu Z., Feng X., Cui J., Chen Z., Ni T., Huang Z., Girard P., Wen X.

    IEEE Transactions on Emerging Topics in Computing   10 ( 1 )   404 - 413   2022年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    With the rapid advancement of CMOS technologies, nano-scale CMOS latches have become increasingly sensitive to multiple-node upset (MNU) errors caused by radiations. First, this paper proposes a novel latch design, namely QNUTL that can completely tolerate MNUs such as double-node upsets, triple-node upsets (TNUs), and even quadruple-node upsets (QNUs). The latch is mainly constructed from three dual-interlocked-storage-cells (DICEs) and a triple-level soft-error interceptive module (SIM) that consists of six 2-input C-elements. Due to the single-node-upset self-recoverability of DICEs and the soft-error interception of the SIM, the latch can completely tolerate any QNU. Next, by replacing the DICEs in the QNUTL latch by clock-gating (CG) based ones, a QNUTL-CG latch is proposed to significantly reduce power consumption. Simulation results demonstrate the MNU-tolerance of the proposed latches. Moreover, owing to the use of a high-speed transmission path, clock-gating, and a few transistors, the proposed QNUTL-CG latch has low overhead in terms of area, D-Q delay, CLK-Q delay, and setup time, compared with the state-of-the-art TNU-tolerant latch (TNUTL) which is not QNU-tolerant.

    DOI: 10.1109/TETC.2020.3025584

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  • A Cost-Effective TSV Repair Architecture for Clustered Faults in 3-D IC 査読有り 国際誌

    Ni T., Xu Q., Huang Z., Liang H., Yan A., Wen X.

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   40 ( 9 )   1952 - 1956   2021年09月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Due to the winding level of the thinned wafers and the surface roughness of silicon dies, the through-silicon vias (TSVs) defect tend to be clustered, reducing the yield of 3-D integrated circuit significantly. To tackle this fault clustering problem, the existing TSV repair methods adopt the TSV redundancy idea, which brings a major cost to 3-D integration. In this brief, a honeycomb-TDMA TSV design is proposed to mitigate the impact of multiple clustered faults without the need of redundant TSVs (RTSVs), thereby decreasing the area overhead and enhances the yield. The yield of the honeycomb-TDMA architecture can achieve 91.38%-99.67% for different benchmark circuits from IWLS 2005, which has the highest yield. Furthermore, our design achieves total additional hardware (timing delay overhead) reduction by 83.70%-86.85% (46.01%-55.96%), 66.89%-73.25% (29.41%-38.49%), 68.02%-74.20% (41.40%-52.20%), 60.60%-68.18% (18.09%-33.18%), and 75.86%-80.52% (3.05%-20.91%), respectively, compared with router-based, ring-based, group-based, cellular-based, and honeycomb-based methods. Therefore, the proposed architecture is the best choice in terms of yields, hardware overhead, and timing delay.

    DOI: 10.1109/TCAD.2020.3025169

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  • Design of Radiation Hardened Latch and Flip-Flop with Cost-Effectiveness for Low-Orbit Aerospace Applications 査読有り 国際誌

    Yan A., Cao A., Xu Z., Cui J., Ni T., Girard P., Wen X.

    Journal of Electronic Testing: Theory and Applications (JETTA)   37 ( 4 )   489 - 502   2021年08月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    To meet the requirements of both cost-effectiveness and high reliability for low-orbit aerospace applications, this paper first presents a radiation hardened latch design, namely HLCRT. The latch mainly consists of a single-node-upset self-recoverable cell, a 3-input C-element, and an inverter. If any two inputs of the C-element suffer from a double-node-upset (DNU), or if one node inside the cell together with another node outside the cell suffer from a DNU, the latch still has a correct value on its output node, i.e., the latch is effectively DNU hardened. Based on the latch, this paper also presents a flip-flop, namely HLCRT-FF that can tolerate SNUs and DNUs. Simulation results demonstrate the SNU/DNU tolerance capability of the proposed HLCRT latch and HLCRT-FF. Moreover, due to the use of a few transistors, clock gating technologies, and high-speed paths, the proposed HLCRT latch and HLCRT-FF approximately save 61% and 92% of delay, 45% and 55% of power, 28% and 28% of area, and 84% and 97% of delay-power-area product on average, compared to state-of-the-art DNU hardened latch/flip-flop designs, respectively.

    DOI: 10.1007/s10836-021-05962-0

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  • A 4NU-Recoverable and HIS-Insensitive Latch Design for Highly Robust Computing in Harsh Radiation Environments 査読有り

    Yan A., Cao A., Fan Z., Xu Z., Ni T., Girard P., Wen X.

    Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI   301 - 306   2021年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    This paper proposes a 4-node-upset (4NU) recoverable and high-impedance-state (HIS) insensitive latch design, namely QRHIL, for highly robust computing in harsh radiation environments. The latch mainly comprises a 5×5 looped C-element matrix to store values and provide complete 4NU recovery. Owing to the multiple-level error-interception of the 5×5 C-element matrix, the latch can recover from all possible 4NUs; thus, the latch is insensitive to HIS. Simulation results demonstrate the 4NU-recovery of the proposed latch. The results also show that the latch can approximately save 46% D-Q delay and 46% CLK-Q delay owing to the use of a high-speed D-Q path and clock-gating, compared with the state-of-the-art 3NU-recoverable latch (TNURL) that is not 4NU-recoverable.

    DOI: 10.1145/3453688.3461493

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  • Dual-modular-redundancy and dual-level error-interception based triple-node-upset tolerant latch designs for safety-critical applications 査読有り

    Yan A., He Z., Zhou J., Cui J., Ni T., Huang Z., Wen X., Girard P.

    Microelectronics Journal   111   2021年05月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents a dual-modular-redundancy and dual-level error-interception based triple-node-upset (TNU) tolerant latch design (namely DDETT) for safety-critical applications. The DDETT latch comprises two parallel single-node-upset self-recoverable cells to store values and three C-elements to intercept errors. Both of the two cells are constructed from triple mutually-feeding-back 2-input C-elements, and the cells feed two internal C-elements for first-level error-interception. Moreover, the two internal C-elements feed an output-stage C-element for second-level error-interception, making the DDETT latch TNU-tolerant in that it can tolerate any possible TNU. This paper further presents a low-cost version of the DDETT latch, namely LCDDETT. The LCDDETT latch uses two dual-interlocked-storage-cells (DICEs) to store values and uses dual-level error-interception to tolerate any possible TNU with cost-effectiveness. Simulation results not only confirm the TNU-tolerance of the proposed latches but also demonstrate that the delay-power-area products of the DDETT and LCDDETT latches are reduced by approximately 34% and 58%, respectively.

    DOI: 10.1016/j.mejo.2021.105034

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  • A novel TDMA-based fault tolerance technique for the TSVs in 3D-ICs using honeycomb topology 査読有り

    Ni T., Yang Z., Chang H., Zhang X., Lu L., Yan A., Huang Z., Wen X.

    IEEE Transactions on Emerging Topics in Computing   9 ( 2 )   724 - 734   2021年04月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Through-silicon-vias (TSVs) are prone to defects during the manufacturing process, which pose yield challenges for three dimensional integrated circuits (3D-ICs). The area per TSV is too great to be ignored, and in order to not use any redundant TSVs, a chain-type time division multiplexing access (TDMA)-based fault tolerance technique is proposed. However, a double-TSV structure is used per group, resulting in a significant TSV hardware overhead under a given large-scaled circuit design. Furthermore, it is impossible for the chain-TDMA scheme to plan the rerouting path for the right-hand-most TSV per group, resulting in a decrease in the repair rate per TSV group as well as in the whole TSV yield. In the proposed technique, we bundle six TSVs per group in a honeycomb pattern and the TSVs on the edges are connected to each other, enhancing the repair rate per group as well as the whole TSV yield. Subsequently, an architecture based on the proposed technique is designed, evaluated, and validated on logic-on-logic 3D IWLS'05 benchmark circuits using 45 nm TSMC technology. The proposed technique is found to reduce the area overhead by 87.95-90.42 percent, compared to the chain-TDMA scheme, which results in a yield of 96.90-99.09 percent.

    DOI: 10.1109/TETC.2020.2969237

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  • Reliability-Driven Neuromorphic Computing Systems Design 査読有り

    Xu Q., Wang J., Geng H., Chen S., Wen X.

    Proceedings -Design, Automation and Test in Europe, DATE   2021-February   1586 - 1591   2021年02月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    In recent years, memristive crossbar-based neuromorphic computing systems (NCS) have provided a promising solution to the acceleration of neural networks. However, stuck-at faults (SAFs) in the memristor devices significantly degrade the computing accuracy of NCS. Besides, memristors suffer from process variations, causing the deviation of actual programming resistance from its target resistance. In this paper, we propose a novel reliability-driven design framework for a memristive crossbar-based NCS in combination with general and chip-specific design optimizations. First, we design a general reliability-aware training scheme to enhance the robustness of NCS to SAFs and device variations; a dropout-inspired approach is developed to alleviate the impact of SAFs; a new weighted error function, including cross-entropy error (CEE), the l2-norm of weights, and the sum of squares of first-order derivatives of CEE with respect to weights, is proposed to obtain a smooth error curve, where the effects of variations are suppressed. Second, given the neural network model generated by the reliability-aware training scheme, we exploit chip-specific mapping and retraining to further reduce the computation accuracy loss incurred by SAFs. Experimental results clearly demonstrate that the proposed method can boost the computation accuracy of NCS and improve the NCS robustness.

    DOI: 10.23919/DATE51398.2021.9473929

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  • TPDICE and SIM based 4-node-upset completely hardened latch design for highly robust computing in harsh radiation 査読有り

    Yan A., Ding L., Shan C., Cai H., Chen X., Wei Z., Huang Z., Wen X.

    Proceedings - IEEE International Symposium on Circuits and Systems   2021-May   2021年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Technology scaling and charge-sharing make nano-scale CMOS latches become severely vulnerable to multiple-node upsets (MNUs). This paper proposes a triple-path dual-interlocked-storage-cell (TPDICE) and soft-error interceptive module (SIM) based 4-Node-Upset (4NU) completely hardened latch, namely 4NUHL latch, that can completely tolerate soft errors, such as 4NUs. The latch mainly consists of 2 TPDICEs and a 3-level SIM which comprises six 2-input C-elements. Owing to the single-node-upset self-recoverability and multiple storage nodes of TPDICEs and the soft-error interception capability of the SIM, the latch can provide complete 4NU tolerance. Simulation results demonstrate that the proposed 4NUHL latch is completely 4NU hardened. Furthermore, we use a high-speed path, clock-gating, and a few transistors to reduce overhead of the proposed latch. We compared the proposed latch with state-of-the-art hardened latches in terms of reliability and overhead to demonstrate the advantages of the proposed latch.

    DOI: 10.1109/ISCAS51556.2021.9401453

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  • A Reliable and Low-Cost Flip-Flop Hardened against Double-Node-Upsets 査読有り 国際誌

    Yan A., Cao A., Qian K., Ding L., He Z., Fan Z., Wen X.

    Proceedings - 2021 8th International Conference on Dependable Systems and Their Applications, DSA 2021   734 - 736   2021年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    This paper presents a flip-flop (FF) that can tolerate double-node-upsets (DNUs). If the FF suffers from a DNU, it can still have a correct value on its output node. Simulation results demonstrate the FF's DNU tolerance, and also demonstrate that the proposed FF can save 92% delay, 55% power, and 28% area on average, compared to typical DNU hardened FFs, respectively.

    DOI: 10.1109/DSA52907.2021.00108

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  • A Sextuple Cross-Coupled Dual-Interlocked-Storage-Cell based Multiple-Node-Upset Self-Recoverable Latch 査読有り 国際誌

    Yan A., Qian K., Cui J., Cui N., Ni T., Huang Z., Wen X.

    2021 IEEE/ACM International Symposium on Nanoscale Architectures, NANOARCH 2021   2021年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    As transistor feature sizes continue to scale down, the susceptibility of integrated circuits to harsh-radiation induced multiple-node-upsets (MNUs),such as double-node upsets (DNUs) and triple-node upsets (TNUs), is increasing. This paper presents an MNU self-recoverable hardened latch (namely SCDMSH) based on sextuple cross-coupled dual-interlocked-storage-cells (DICEs). The latch consists of eight transmission gates and six interlocked DICE cells. Due to the interlocking mechanism constructed from single-node-upset-self-recoverable DICE cells, the latch can self-recover from any possible single node upset (SNU), DNU and TNU. Simulation results validate the SNU, DNU and TNU self-recoverability of the proposed latch. Simulation results also demonstrate that the SCDMSH latch can approximately save 49% silicon area at the cost of moderate delay and power, compared with the state-of-the-art TNU self-recoverable reference latch (TNURL) of the same-type.

    DOI: 10.1109/NANOARCH53687.2021.9642250

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  • Fortune: A New Fault-Tolerance TSV Configuration in Router-based Redundancy Structure 査読有り 国際誌

    Xu Q., Ni T., Geng H., Chen S., Yu B., Kang Y., Wen X.

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   2021年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    In three dimensional integrated circuits (3D-ICs), through silicon via (TSV) is a critical technique in providing vertical connections. However, yield is one of the key obstacles to adopt the TSV based 3D-ICs technology in the industry. Various fault-tolerance structures using redundant TSVs to repair faulty functional TSVs have been proposed in the literature for yield and reliability enhancement. However, the TSV repair paths under delay constraint cannot always be generated due to the lack of appropriate repair algorithms. In this paper, we propose an effective TSV repair strategy for the router-based TSV redundancy architecture, taking into account the delay overhead. First, we prove that the router-based fault-tolerance structure configuration with the delay constraint (RFSC) is equivalent to the length-bounded multi-commodity flow (LBMCF) problem. Then, an integer linear programming (ILP) formulation with acceptable scalability is presented to solve the LBMCF problem. Experimental results demonstrate that, compared with state-of-the-art fault-tolerance designs, the proposed ILP model can provide higher yield and lower delay overhead.

    DOI: 10.1109/TCAD.2021.3133484

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  • GoodFloorplan: Graph Convolutional Network and Reinforcement Learning Based Floorplanning 査読有り 国際誌

    Xu Q., Geng H., Chen S., Yuan B., Zhuo C., Kang Y., Wen X.

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   2021年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Electronic Design Automation (EDA) comprises a series of computationally difficult optimization problems that require substantial specialized knowledge as well as a considerable amount of trial-and-error efforts. However, open challenges including long simulation runtime and lack of generalization continue to restrict the applications of existing EDA tools. Recently, learning-based algorithms especially reinforcement learning (RL) have been successfully applied to handle various combinatorial optimization problems by automatically acquiring knowledge from the past experience. In this paper, we formulate the floorplanning problem, the first stage of the physical design flow, as a Markov Decision Process (MDP). An end-toend learning-based floorplanning framework GoodFloorplan is proposed to explore the design space, which combines graph convolutional network (GCN) and RL. Experimental results demonstrate that, compared with state-of-the-art heuristic-based floorplanners, the proposed GoodFloorplan can provide better area and wirelength.

    DOI: 10.1109/TCAD.2021.3131550

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  • LSI Testing: A Core Technology to a Successful LSI Industry 招待有り 査読有り 国際誌

    Wen X.

    Proceedings of International Conference on ASIC   2021年01月

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Despite its ever-growing importance in all innovation fields, such as automotive and IoT applications, the LSI industry is fragile due to its a weak technology-business chain. In addition, its products, namely LSI chips, are vulnerable to six risks (defective chip escape, radiation, aging, malicious attack, counterfeiting). LSI testing is the technology that is indispensable to mitigate these risks. This paper highlights the intent of LSI testing as well as its impact on the LSI industry.

    DOI: 10.1109/ASICON52560.2021.9620418

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  • Parallel DICE Cells and Dual-Level CEs based 3-Node-Upset Tolerant Latch Design for Highly Robust Computing 査読有り 国際誌

    Yan A., Zhai Z., Wang L., Zhang J., Cui N., Ni T., Wen X.

    Proceedings - 2021 IEEE International Test Conference in Asia, ITC-Asia 2021   2021年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    With the rapid advancement of design and manufacturing technologies of nano-scale CMOS circuits, latches are becoming increasingly sensitive to multiple-node-upsets caused by harsh radiation effects. In this paper, a Parallel Dual-interlocked-storage-cells (DICEs) and Dual-level C-elements (CEs) based 3-node-upset (3NU)-Tolerant Latch, namely PDDCTL, design for highly robust computing, is proposed. The latch comprises five transmission gates, two DICEs and three CEs. Due to the use of two single-node-upset self-recoverable DICEs and three error-interceptive CEs, the latch can provide complete 3NU-tolerance with low cost. Simulation results not only confirm the 3NU-tolerance of the proposed latch but also demonstrate that the delay-power-area product of the PDDCTL latch is reduced by 68.82% on average compared with the state-of-the-art 3NU hardened latch designs.

    DOI: 10.1109/ITC-Asia53059.2021.9808602

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  • Cellular Structure Based Fault-Tolerance TSV Configuration in 3D-IC 査読有り

    Xu Q., Sun W., Chen S., Kang Y., Wen X.

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   41 ( 5 )   1196 - 1208   2021年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    In three dimensional integrated circuits (3D-ICs), through silicon via (TSV) is a critical technique in providing vertical connections. However, the yield is one of the key obstacles to adopt the TSV based 3D-ICs technology in industry. Various fault-tolerance structures using redundant TSVs to repair faulty functional TSVs have been proposed in literature for yield and reliability enhancement. But the TSV repair paths under delay constraint cannot always be generated due to the lack of appropriate repair algorithms. In this paper, we propose an effective TSV repair strategy for the cellular TSV redundancy architecture, with taking account of the delay overhead. First, we prove that the cellular structure-based fault-tolerance TSV configuration with the delay constraint (CSFTC) is equivalent to the length-bounded multi-commodity flow (LBMCF) problem. Next, an integer linear programming formulation is presented to solve the LBMCF problem. Finally, to speed-up the fault-tolerance structure configuration process, an efficient Lagrangian relaxation based heuristic method is further proposed. Experimental results demonstrate that, compared with the state-of-the-art fault-tolerance structures, the proposed method can provide high yield and low delay overhead.

    DOI: 10.1109/TCAD.2021.3084920

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  • Novel Low Cost, Double-and-Triple-Node-Upset-Tolerant Latch Designs for Nano-scale CMOS 査読有り

    Yan A., Lai C., Zhang Y., Cui J., Huang Z., Song J., Guo J., Wen X.

    IEEE Transactions on Emerging Topics in Computing   9 ( 1 )   520 - 533   2021年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents two novel low cost, double-and-triple-node-upset tolerant latch designs. First, a novel low cost and double-node-upset (DNU) completely tolerant (LCDNUT) latch design is proposed. The latch mainly comprises a storage module (SM) feeding back to a 3-input C-element. The SM mainly consists of eight input-split inverters. Since the inputs of the C-element cannot be simultaneously flipped, the latch tolerates any DNU in the SM. When a single node in the SM and the output node are affected, the latch can self-recover from the DNU. Second, to completely tolerate any triple-node-upset (TNU), by replacing the C-element in the LCDNUT latch with a two-level error-interceptive module constructed from triple C-elements, a novel low cost and TNU completely tolerant (LCTNUT) latch design is proposed. Simulation results demonstrate the robustness of the proposed latches. Furthermore, due to the use of a high-speed transmission path, the clock-gating technology and fewer transistors, the proposed LCTNUT latch reduces the delay-power-area product by approximately 99.39 percent and has a low sensitivity to the process-voltage-and-temperature variation effects, compared with currently the only TNU completely tolerant latch design.

    DOI: 10.1109/TETC.2018.2871861

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  • On the efficacy of scan chain grouping for mitigating IR-drop-induced test data corruption 査読有り

    Zhang Y., Holst S., Wen X., Miyase K., Kajihara S., Qian J.

    IEICE Transactions on Information and Systems ( 一般社団法人 電子情報通信学会 )   E104D ( 6 )   816 - 827   2021年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Loading test vectors and unloading test responses in shift mode during scan testing cause many scan flip-flops to switch simultaneously. The resulting shift switching activity around scan flip-flops can cause excessive local IR-drop that can change the states of some scan flip-flops, leading to test data corruption. A common approach solving this problem is partial-shift, in which multiple scan chains are formed and only one group of the scan chains is shifted at a time. However, previous methods based on this approach use random grouping, which may reduce global shift switching activity, but may not be optimized to reduce local shift switching activity, resulting in remaining high risk of test data corruption even when partial-shift is applied. This paper proposes novel algorithms (one optimal and one heuristic) to group scan chains, focusing on reducing local shift switching activity around scan flip-flops, thus reducing the risk of test data corruption. Experimental results on all large ITC'99 benchmark circuits demonstrate the effectiveness of the proposed optimal and heuristic algorithms as well as the scalability of the heuristic algorithm.

    DOI: 10.1587/transinf.2020EDP7042

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    CiNii Article

    CiNii Research

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  • Novel Speed-and-Power-Optimized SRAM Cell Designs with Enhanced Self-Recoverability from Single- And Double-Node Upsets 査読有り

    Yan A., Chen Y., Hu Y., Zhou J., Ni T., Cui J., Girard P., Wen X.

    IEEE Transactions on Circuits and Systems I: Regular Papers   67 ( 12 )   4684 - 4695   2020年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    The continuous advancement of CMOS technologies makes SRAMs more and more sensitive to soft errors. This paper presents two novel radiation-hardened SRAM cell designs, namely S4P8N and S8P4N, with enhanced self-recoverability from single-node upsets (SNUs) and Double-node upsets (DNUs). First, the S4P8N cell that has more redundant nodes and more access transistors is proposed. The cell has the following advantages: (1) it can self-recover from all possible SNUs; (2) it can self-recover from a part of DNUs; (3) it has small overhead in terms of power dissipation. Then, to reduce read and write access time, the S8P4N cell that uses a special feedback mechanism among its internal nodes is proposed. The cell has similar soft error tolerability as the S4P8N cell. Simulation results validate the high robustness of the proposed SRAM cells. These results also show that the write access time, read access time, and power dissipation of the S8P4N cell are reduced approximately by 29%, 20%, and 21% on average, at the cost of moderate silicon area, when compared with the state-of-the-art radiation-hardened SRAM cells.

    DOI: 10.1109/TCSI.2020.3018328

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  • A Sextuple Cross-Coupled SRAM Cell Protected against Double-Node Upsets 査読有り

    Yan A., Chen Y., Zhou J., Cui J., Ni T., Wen X., Girard P.

    Proceedings of the Asian Test Symposium   2020-November   2020年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    In this paper, we propose a sextuple cross-coupled SRAM cell, namely SCCS18T, protected against double-node upsets. Since the proposed SCCS18T cell forms a large feedback loop for value retention and error interception, the cell can provide self-recoverability from any single-node upsets (SNUs) and partial double-node upsets (DNUs). Moreover, the proposed cell has optimized operation speed due to the use of six access transistors. Simulation results show that the SCCS18T cell can save approximately 65% read access time at the cost of 49% power dissipation and 50% silicon area on average, compared with typical hardened SRAM cells.

    DOI: 10.1109/ATS49688.2020.9301569

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  • Logic Fault Diagnosis of Hidden Delay Defects 査読有り

    Holst S., Kampmann M., Sprenger A., Reimer J.D., Hellebrand S., Wunderlich H.J., Wen X.

    Proceedings - International Test Conference   2020-November   2020年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Hidden delay defects (HDDs) are small delay defects that pass all at-speed tests at nominal capture time. They are an important indicator of latent defects that lead to early-life failures and aging problems that are serious especially in autonomous and medical applications. An effective way to screen out HDDs is to use Faster-Than-At-Speed Testing (FAST) to observe outputs of sensitized non-critical paths which are expected to be stable earlier than nominal capture time.To improve the reliability of current and future designs, it is important to learn about the population of HDDs using logic diagnosis. We present the very first logic fault diagnosis technique that is able to identify HDDs by analyzing fail logs produced by FAST.Even with aggressive FAST testing, HDDs generate only very few failing test response bits. To overcome this severe challenge, we propose new backtracing and response matching methods that yield high diagnostic success rates even with very limited amount of failure data. The performance and scalability of our HDD diagnosis method is validated using fault injection campaigns with large benchmark circuits.

    DOI: 10.1109/ITC44778.2020.9325234

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  • Non-Intrusive Online Distributed Pulse Shrinking-Based Interconnect Testing in 2.5D IC 査読有り

    Ni T., Chang H., Song T., Xu Q., Huang Z., Liang H., Yan A., Wen X.

    IEEE Transactions on Circuits and Systems II: Express Briefs   67 ( 11 )   2657 - 2661   2020年11月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    In this brief, a non-invasive online solution for 2.5D IC based on distributed pulse shrinking is proposed to test the faults of interconnects. Furthermore, a regression model based on artificial neural network (ANN) is proposed in order to judge whether the interconnects are faulty and quantify the degree of the faults in real time by online monitoring the delay of interconnects. Experiments on defect detection are presented through HSPICE simulation with realistic models for 45nm CMOS technology. The results show that the proposed method has features including: high resolution, low area overhead, high robustness, and be able to predict the class and the fault size.

    DOI: 10.1109/TCSII.2019.2962824

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  • Design of double-upset recoverable and transient-pulse filterable latches for low-power and low-orbit aerospace applications 査読有り

    Yan A., Chen Y., Xu Z., Chen Z., Cui J., Huang Z., Girard P., Wen X.

    IEEE Transactions on Aerospace and Electronic Systems   56 ( 5 )   3931 - 3940   2020年10月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    To meet the requirements of both high reliability and low power in low-orbit aerospace applications, this article first presents a singleevent Double-Upset (SEDU) self-Recoverable and single-event Transient (SET) Pulse Filterable (DURTPF) latch design with low power. The DURTPF latch mainly consists of eight mutually feeding-back C-elements (CEs) and an SET pulse filterable Schmitt-trigger (ST). To make an ST behave not only as a pulse filterable ST but also as an error interceptive CE, an input-split ST is created, leading to an enhancedversion of theDURTPF latch, namelyDURTPF-EV.TheDURTPF-EV latch mainly consists of seven mutually feeding-back CEs including an input-split ST. Simulation results demonstrate both the SEDU self-recoverability and SET pulse filterability of the proposed latches at the cost ofmoderate silicon area. Using the clock gating technology, the DURTPF latch reduces power dissipation by about 63% on average compared with the state-of-the-art SEDU self-recoverable latch designs that are not SET-pulse filterable. Moreover, the DURTPF-EV latch is more cost-effective and its reliability is also enhanced, making it more suitable for low power and low-orbit aerospace applications.

    DOI: 10.1109/TAES.2020.2982341

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  • Design of a Highly Reliable SRAM Cell with Advanced Self-Recoverability from Soft Errors 査読有り

    Dou Z., Yan A., Zhou J., Hu Y., Chen Y., Ni T., Cui J., Girard P., Wen X.

    Proceedings - 2020 IEEE International Test Conference in Asia, ITC-Asia 2020   35 - 40   2020年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    In this paper, a highly reliable SRAM cell, namely SESRS cell, is proposed. Since the cell has a special feedback mechanism among its internal nodes and has more access transistors compared to a standard SRAM cell, the SESRS cell provides the following advantages: (1) it can self-recover from single node upsets (SNUs) and double-node upsets (DNUs); (2) it can reduce power consumption by 49.78% and silicon area by 7.92%, compared with the only existing SRAM cell which can self-recover from all possible DNUs. Simulation results validate the robustness of the proposed SESRS cell. Moreover, compared with the state-of-the-art hardened SRAM cells, the proposed SESRS cell can reduce read access time by 61.93% on average.

    DOI: 10.1109/ITC-Asia51099.2020.00018

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  • A Novel Low-Cost TMR-Without-Voter Based HIS-Insensitive and MNU-Tolerant Latch Design for Aerospace Applications 査読有り

    Yan A., Xu Z., Yang K., Cui J., Huang Z., Girard P., Wen X.

    IEEE Transactions on Aerospace and Electronic Systems   56 ( 4 )   2666 - 2676   2020年08月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    With complementary metal oxide semiconductor (CMOS) technology scaling down, radiation induced multiple-node upsets (MNUs) that include double-node-upsets and triple-node upsets (TNUs) are becoming more and more an issue in storage cells used for applications constrained by their environment, such as aerospace applications confronted to radiations. This article presents a novel triple-modular redundancy without voter based high-impedance state (HIS) insensitive and MNU-tolerant latch design, namely TMHIMNT, to ensure both high reliability and low cost. The TMHIMNT latch mainly comprises triple clock-gating (CG) based dual-interlocked-storage-cells (DICEs) and four inverters. Through three internal inverters, the values stored in DICEs converge to a common node feeding an output-level inverter, enabling the TMHIMNT latch to tolerate any possible MNU. Simulation results demonstrate the MNU tolerance of the proposed TMHIMNT latch. Due to the disuse of C-elements, the proposed TMHIMNT latch is insensitive to the HIS, making the latch more reliable for aerospace applications. Moreover, compared with the state-of-the-art TNU hardened latch, due to the use of a high-speed path, CG technologies, and fewer transistors, the proposed TMHIMNT latch can achieve 98% delay, 17% power, and 29% area reductions, respectively.

    DOI: 10.1109/TAES.2019.2951186

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  • HITTSFL: Design of a cost-effective HIS-Insensitive TNU-Tolerant and SET-Filterable latch for safety-critical applications 査読有り

    Yan A., Feng X., Zhao X., Zhou H., Cui J., Ying Z., Girard P., Wen X.

    Proceedings - Design Automation Conference   2020-July   2020年07月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    This paper proposes a cost-effective, high-impedance-state (HIS)-insensitive, triple-node-upset (TNU)-tolerant and single-event-transient (SET)-filterable latch, namely HITTSFL, to ensure high reliability with low-cost. The latch mainly comprises an output-level SET-filterable Schmitt-trigger and three inverters that make the values stored in three parallel single-node-upset (SNU)-recoverable dual-interlocked-storage-cells (DICEs) converge at a common node to tolerate any possible TNU. The latch does not use C-elements to be insensitive to the HIS. Simulation results demonstrate the TNU-tolerability and SET-filterability of the proposed HITTSFL latch. Moreover, due to the use of clock-gating technologies and fewer transistors, the proposed latch can reduce delay, power, and area by 76.65%, 6.16%, and 28.55%, respectively, compared with the state-of-the-art TNU hardened latch (TNUHL) that cannot filter SETs.

    DOI: 10.1109/DAC18072.2020.9218704

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  • Information Assurance through Redundant Design: A Novel TNU Error-Resilient Latch for Harsh Radiation Environment 査読有り

    Yan A., Hu Y., Cui J., Chen Z., Huang Z., Ni T., Girard P., Wen X.

    IEEE Transactions on Computers   69 ( 6 )   789 - 799   2020年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    In nano-scale CMOS technologies, storage cells such as latches are becoming increasingly sensitive to triple-node-upset (TNU) errors caused by harsh radiation effects. In the context of information assurance through redundant design, this article proposes a novel low-cost and TNU on-line self-recoverable latch design which is robust against harsh radiation effects. The latch mainly consists of a series of mutually interlocked 3-input Muller C-elements (CEs) that forms a circular structure. The output of any CE in the latch respectively feeds back to one input of some specified downstream CEs, making the latch completely self-recoverable from any possible TNU, i.e., the latch is completely TNU-resilient. Simulation results demonstrate the complete TNU-resiliency of the proposed latch. In addition, due to the use of fewer transistors and a high-speed path, the proposed latch reduces the delay-power-area product by approximately 91 percent compared with the state-of-the-art TNU hardened latch (TNUHL), which cannot provide a complete TNU-resiliency.

    DOI: 10.1109/TC.2020.2966200

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  • Design of a Triple-Node-Upset Self-Recoverable Latch for Aerospace Applications in Harsh Radiation Environments 査読有り

    Yan A., Feng X., Hu Y., Lai C., Cui J., Chen Z., Miyase K., Wen X.

    IEEE Transactions on Aerospace and Electronic Systems   56 ( 2 )   1163 - 1171   2020年04月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    In harsh radiation environments, nanoscale CMOS latches have become more and more vulnerable to triple-node upsets (TNUs). This paper first proposes a latch design that can self-recover from any possible TNU for aerospace applications in the 16-nm CMOS technology. The proposed latch is mainly constructed from seven mutually feeding-back soft-error-interceptive modules (SIMs), any of which consists of two three-input C-elements and one two-input C-element. Due to the mutual feedback mechanism of SIMs and the dual-level soft-error interception of each SIM, the latch can self-recover from any possible TNU. Simulation results demonstrate the TNU self-recoverability from any key TNU for the proposed latch using redundant silicon area. Furthermore, using a high-speed path, the proposed latch saves about 95.45% transmission delay and 86.97% delay-power-area product, compared with the state-of-the-art TNU-tolerant latch that cannot provide complete TNU self-recoverability at all.

    DOI: 10.1109/TAES.2019.2925448

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  • Quadruple Cross-Coupled Dual-Interlocked-Storage-Cells-Based Multiple-Node-Upset-Tolerant Latch Designs 査読有り

    Yan A., Ling Y., Cui J., Chen Z., Huang Z., Song J., Girard P., Wen X.

    IEEE Transactions on Circuits and Systems I: Regular Papers   67 ( 3 )   879 - 890   2020年03月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    First, this paper proposes a double-node-upset (DNU)-completely-tolerant (DNUCT) latch, featuring quadruple cross-coupled dual-interlocked-storage-cells (DICEs) with a C-element. Due to the existence of sufficient feedback loops, the latch can achieve complete DNU toleration. Second, this paper proposes an improved DNUCT latch (referred to as the TNUCT latch) by inserting a redundant level of C-elements at the output stage to intercept node-upset errors accumulated in the upstream DICEs so as to completely tolerate any possible triple-node-upset (TNU). Simulation results demonstrate the robustness of the proposed latches. These innovative latches are also cost-effective due to the use of high-speed transmission paths, clock gating, and fewer transistors. Compared with the typical TNU hardened latch (TNUHL) design that can completely tolerate any TNU, the proposed TNUCT latch reduces the delay-power-area product by approximate 98%. The proposed latches have less or equivalent sensitivity to process, voltage, and temperature variation effects compared with reference latches.

    DOI: 10.1109/TCSI.2019.2959007

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  • Dual-interlocked-storage-cell-based double-node-upset self-recoverable flip-flop design for safety-critical applications 査読有り

    Yan A., Xu Z., Cui J., Ying Z., Huang Z., Liang H., Girard P., Wen X.

    Proceedings - IEEE International Symposium on Circuits and Systems   2020-October   2020年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    This paper presents a novel dual-interlocked storage-cell (DICE)-based double-node-upset (DNU) self-recoverable, namely DURI-FF, in the nano-scale CMOS technology. The master latch of the DURI-FF cell consists of three transmission gates (TGs) and three interlocked DICEs with three common nodes. The common nodes are connected to TGs for value initialization. The slave latch of the DURI-FF cell comprises six TGs, six inverters and three interlocked DICEs. The outputs of the inverters respectively feed the internal nodes of the slave latch. The interlocked DICEs make the master latch and the slave latch DNU self-recoverable. Simulation results validate the DNU self-recoverability of the proposed DURI-FF cell. Moreover, compared with the state-of-the-art hardened flip-flop cells, the proposed DURI-FF cell achieves roughly 43% delay reduction at the cost of moderate silicon area and power dissipation.

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  • Targeted partial-shift for mitigating shift switching activity hot-spots during scan test 査読有り

    Holst S., Shi S., Wen X.

    Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC   2019-December   124 - 129   2019年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Shifting scan chains during testing causes high switching activity in the combinational logic. Excessive shift switching activity can give rise to severe, localized IR-drop that may invalidate the test by corrupting the contents of scan flip-flops or inducing excessive shift clock skew. In this work, we propose new methods to (1) quickly analyze all shift cycles of a given scan design and a test set for potential shift switching activity hot-spots and to (2) avoid them by targeted partial shifting of the scan chains. The results on ITC'99 benchmark circuits show the computational feasibility of the analysis and demonstrate the effectiveness of targeted partial-shift for mitigating test data corruption risk with minimal impact on test time.

    DOI: 10.1109/PRDC47002.2019.00042

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  • Design of a Sextuple Cross-Coupled SRAM Cell with Optimized Access Operations for Highly Reliable Terrestrial Applications 査読有り

    Yan A., Wu Z., Zhou J., Hu Y., Chen Y., Ying Z., Wen X., Girard P.

    Proceedings of the Asian Test Symposium   2019-December   55 - 60   2019年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    The Aggressive technology scaling makes modern advanced SRAMs more and more sensitive to soft errors that include single-node upsets (SNUs) and double-node upsets (DNUs). This paper presents a novel Sextuple Cross-Coupled SRAM cell, namely SCCS cell, which can tolerate both SNUs and DNUs. The cell mainly consists of six cross-coupled input-split inverters, constructing a large error-interceptive feedback loop to robustly retain stored values. Since the cell has many redundant storage nodes, the cell achieves the following robustness: (1) the cell can self-recover from all possible SNU; (2) the cell can self-recover from partial DNUs; (3) the cell can avoid the occurrence of other DNUs due to node-separation. Simulation results validate the excellent robustness of the proposed cell. Moreover, compared with the state-of-the-art typical existing hardened cells, the proposed cell achieves an approximate 61% read access time as well as 12% write access time reduction at the costs of 47% power dissipation as well as 44% silicon area on average.

    DOI: 10.1109/ATS47505.2019.00006

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  • Novel Radiation Hardened Latch Design with Cost-Effectiveness for Safety-Critical Terrestrial Applications 査読有り

    Yan A., Wu Z., Lu L., Chen Z., Song J., Ying Z., Girard P., Wen X.

    Proceedings of the Asian Test Symposium   2019-December   43 - 48   2019年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    To meet the requirements of both cost-effectiveness and high reliability for safety-critical terrestrial applications, this paper proposes a novel radiation hardened latch design, namely HLCRT. The HLCRT latch mainly consists of a single-node-upset self-recoverable cell, a 3-input C-element, and an inverter. If any two inputs of the C-element suffer from a double-node-upset (DNU), or if one node inside the cell together with another node outside the cell suffer from a DNU, the latch still has correct values on its output node, i.e., the latch is effectively DNU hardened. Simulation results demonstrate the DNU tolerance of the proposed latch. Moreover, due to the use of fewer transistors, clock gating technologies, and a high-speed path, the proposed latch saves about 444.80% delay, 150.50% power, 72.66% area, and 2029.63% delay-power-area product on average, compared with state-of-the-art DNU hardened latch designs.

    DOI: 10.1109/ATS47505.2019.000-2

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  • Variation-aware small delay fault diagnosis on compressed test responses 査読有り

    Holst S., Schneider E., Kochte M.A., Wen X., Wunderlich H.J.

    Proceedings - International Test Conference   2019-November   2019年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    With today's tight timing margins, increasing manufacturing variations, and new defect behaviors in FinFETs, effective yield learning requires detailed information on the population of small delay defects in fabricated chips. Small delay fault diagnosis for yield learning faces two main challenges: (1) production test responses are usually highly compressed reducing the amount of available failure data, and (2) failure signatures not only depend on the actual defect but also on omnipresent and unknown delay variations. This work presents the very first diagnosis algorithm specifically designed to diagnose timing issues on compressed test responses and under process variations. An innovative combination of variation-invariant structural analysis, GPU-accelerated time-simulation, and variation-tolerant syndrome matching for compressed test responses allows the proposed algorithm to cope with both challenges. Experiments on large benchmark circuits clearly demonstrate the scalability and superior accuracy of the new diagnosis approach.

    DOI: 10.1109/ITC44170.2019.9000143

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  • A fault-tolerant MPSoC for CubeSats 査読有り 国際誌

    Fuchs C., Chou P., Wen X., Murillo N., Furano G., Holst S., Tavoularis A., Lu S., Plaat A., Marinis K.

    2019 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT 2019   2019年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2019 IEEE. We present the implementation of a fault-tolerant MP-SoC for very small satellites (<100kg) based upon commercial components and library IP. This MPSoC is the result of a codesign process and is designed as an ideal platform for software-implemented fault-tolerance measures. It enforces strong isolation between processors, and combines fault-tolerance measures across the embedded stack within an FPGA. This allows us to assure robustness for a satellite on-board computer consisting of modern semiconductors manufactured in fine technology nodes, for which traditional fault-tolerance concepts are ineffective. We successfully implemented this design on several Xilinx UltraScale and UltraScale+ FPGAs with modest utilization. We show that a 4-core implementation is possible with just 1.93 W of total power consumption, which for the first time enables true fault-tolerance for very small spacecraft such as CubeSats. For critical space missions aboard heavier satellites, we implemented an MPSoC-variant for the space-grade XQRKU060 part together with the Xilinx Radiation Testing Consortium. The MPSoC was developed for a 4-year ESA project. It can satisfy the high performance requirements of future scientific and commercial space missions at low cost while offering the strong fault-coverage necessary for platform control for missions with a long duration.

    DOI: 10.1109/DFT.2019.8875417

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  • A novel triple-node-upset-tolerant CMOS latch design using single-node-upset-resilient cells 査読有り 国際誌

    Song Z., Yan A., Cui J., Chen Z., Li X., Wen X., Lai C., Huang Z., Liang H.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   139 - 144   2019年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2019 IEEE. Nano-scale CMOS circuits are vulnerable to single-event triple-node-upsets (SETUs). This paper proposes the design of a novel CMOS latch to tolerate any SETU using single-node-upset-resilient cells converged at a highly reliable node. The latch makes use of three single-node-upset-resilient cells, each of which mainly consists of triple mutually feeding back 2-input C-elements. These cells have a common converged output node feeding back to the output of the latch, making the latch capable of tolerating any SETU. Simulation results not only confirm the SETU tolerance capability but also show a significant area-power-delay-product reduction of 96.81% for the proposed latch compared with the only existing SETU hardened latch.

    DOI: 10.1109/ITC-Asia.2019.00037

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  • A static method for analyzing hotspot distribution on the LSI 査読有り

    Miyase K., Kawano Y., Lu S., Wen X., Kajihara S.

    Proceedings - 2019 IEEE International Test Conference in Asia, ITC-Asia 2019   73 - 78   2019年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2019 IEEE. Performance degradation caused by high IR-drop in normal functional mode of LSI can be avoided by improving the power supply network in the layout design phase. However, while IR-drop increases much more in test mode than in normal functional mode, excessive IR-drop in test mode is not appropriately considered in the layout design phase. Excessive IR-drop in test mode causes over-testing, which wrongly determines a fault free LSI in normal functional mode to be faulty. In this work, we propose a method for analyzing high IR-drop areas (hotspot distribution), which is necessary to effectively and efficiently reduce excessive IR-drop.

    DOI: 10.1109/ITC-Asia.2019.00026

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  • Small Delay Fault Diagnosis with Compacted Responses 査読有り 国際誌

    S. Holst, E. Schneider, M. A. Kochte, X. Wen, H.-J. Wunderlich

    Poster at ACM Design Automation Conf.   2019年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

  • Power-Aware Testing for Low-Power VLSI Circuits 招待有り 査読有り 国際誌

    X. Wen

    15th IEEE Int'l Conf. on Electron Devices and Solid-State Cirucits   Paper S12-1   2019年06月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Xi'an   2019年06月12日  -  2019年06月14日

  • Single-Event Double-Upset Self-Recoverable and Single-Event Transient Pulse Filterable Latch Design for Low Power Applications 査読有り 国際誌

    Yan A., Hu Y., Song J., Wen X.

    Proceedings of the 2019 Design, Automation and Test in Europe Conference and Exhibition, DATE 2019   1679 - 1684   2019年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2019 EDAA. This paper presents a single-event double-upset (SEDU) self-recoverable and single-event transient (SET) pulse filterable latch design for low power applications in 22nm CMOS technology. The latch mainly consists of eight mutually feeding back C-elements and a Schmitt trigger. Simulation results have demonstrated both the SEDU self-recoverability and SET pulse filterability for the latch using redundant silicon area. Using clock gating technology, the latch saves about 54.85% power dissipation on average compared with the up-to-date SEDU self-recoverable latch designs which are not SET pulse filterable at all.

    DOI: 10.23919/DATE.2019.8714841

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  • STAHL: A novel scan-test-aware hardened latch design 査読有り 国際誌

    Ma R., Holst S., Wen X., Yan A., Xu H.

    Proceedings of the European Test Workshop   2019-May   2019年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2019 IEEE. As modern technology nodes become more susceptible to soft errors, many radiation hardened latch designs have been proposed. However, redundant circuitry used to tolerate soft errors in such hardened latches also reduces the test coverage of cell-internal manufacturing defects. To avoid potential test escapes that lead to soft error vulner-ability and reliability issues, this paper proposes a novel Scan-Test-Aware Hardened Latch (STAHL). Simulation results show that STAHL has superior defect coverage compared to previous hardened latches while maintaining full radiation hardening in function mode.

    DOI: 10.1109/ETS.2019.8791544

    Kyutacar

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  • Novel Double-Node-Upset-Tolerant Memory Cell Designs Through Radiation-Hardening-by-Design and Layout 査読有り 国際誌

    Yan A., Wu Z., Guo J., Song J., Wen X.

    IEEE Transactions on Reliability   68 ( 1 )   354 - 363   2019年03月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 2018 IEEE. This paper presents two novel memory cell designs that can completely tolerate double-node upsets. First, a layout dependent cell is proposed. Since the cell has many redundant storage nodes, the cell achieves the following robustness: 1) In the case of 1 being stored, the cell can self-recover from any double-node upset (DNU) as well as any single node upset (SNU); 2) in the case of 0 being stored, the cell can self-recover from any double-adjacent-node upset (DANU), partial double-separated-node upset (DSNU) as well as any SNU. Any other DSNU can be tolerated by the cell due to the use of the layout approach. Second, a layout-independent cell is proposed that can self-recover from any DNU as well as any SNU. Simulation results validate the robustness of the proposed cell designs. Furthermore, compared with typical existing radiation hardened memory cells, the proposed layout-dependent cell saves 55.60% read access time and 33.76% write access time at the costs of 4.28% power dissipation and 39.01% silicon area on average, still low compared with layout-independent cell designs.

    DOI: 10.1109/TR.2018.2876243

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  • Novel Quadruple Cross-Coupled Memory Cell Designs with Protection against Single Event Upsets and Double-Node Upsets 査読有り

    Yan A., Zhou J., Hu Y., Cui J., Huang Z., Girard P., Wen X.

    IEEE Access   7   176188 - 176196   2019年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents two novel quadruple cross-coupled memory cell designs, namely QCCM10T and QCCM12T, with protection against single event upsets (SEUs) and double-node upsets (DNUs). First, the QCCM10T cell consisting of four cross-coupled input-split inverters is proposed. The cell achieves full SEU tolerance and partial DNU tolerance through a novel feedback mechanism among its internal nodes. It also has a low cost in terms of area and power dissipation mainly due to the use of only a few transistors. Next, based on the QCCM10T cell, the QCCM12T cell is proposed that uses two extra access transistors. The QCCM12T cell has a reduced read-and-write access time with the same soft error tolerance when compared to the QCCM10T cell. Simulation results demonstrate the robustness of the proposed memory cells. Moreover, compared with the state-of-the-art hardened memory cells, the proposed QCCM12T cell saves 28.59% write access time, 55.83% read access time, and 4.46% power dissipation at the cost of 4.04% silicon area on average.

    DOI: 10.1109/ACCESS.2019.2958109

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  • LCHR-TSV: Novel Low Cost and Highly Repairable Honeycomb-Based TSV Redundancy Architecture for Clustered Faults 査読有り 国際誌

    Ni T., Yao Y., Chang H., Lu L., Liang H., Yan A., Huang Z., Wen X.

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   39 ( 10 )   2938 - 2951   2019年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    IEEE Due to the winding level of the thinned wafers and the surface roughness of silicon dies, the quality of through-silicon vias (TSVs) varies during the fabrication and bonding process. If one TSV exhibits a defect during its manufacturing process, the probability of multiple defects occurring in the TSVs neighboring the FTSV increases, i.e., the TSV defects tend to be clustered, which significantly reduces the yield of 3D-ICs. To resolve the clustered TSV faults, router-based, ring-based, group-based, and cellular-based RTSV architectures were proposed. However, the repair rate is low and the hardware overhead as well as delay overhead is high. In this paper, we propose a honeycomb-based RTSV architecture to utilize the area and delay more efficiently as well as to maintain high yield. The simulation results show that the proposed architecture has a 99.84% repair rate for uniform faults and an 81.42% repair rate for highly clustered faults. The proposed design achieves a 51.66% reduction of hardware overhead compared with the router-based design and a 20.69%, 46.93%, 34.17%, and 11.15% reduction of total delay compared with ring-based, router-based, group-based, and cellular-based methods, respectively.

    DOI: 10.1109/TCAD.2019.2946243

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  • Clock-Skew-Aware Scan Chain Grouping for Mitigating Shift Timing Failures in Low-Power Scan Testing 査読有り 国際誌

    Zhang Y., Wen X., Holst S., Miyase K., Kajihara S., Wunderlich H., Qian J.

    Proceedings of the Asian Test Symposium   2018-October   149 - 154   2018年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    © 2018 IEEE. High scan shift power often leads to excessive heat as well as shift timing failures. Partial shift (shifting a subset of scan chains at a time) is a widely adopted approach for avoiding excessive heat by reducing global switching activity, we show for the first time that it may actually cause excessive IR-drop on some clock buffers and worsen shift clock skews, thus increasing the risk of shift timing failures. This paper addresses this problem with an innovative method, namely Clock-Skew-Aware Scan Chain Grouping (CSA-SCG). CSA-SCG properly groups scan chains to be shifted simultaneously so as to reduce the imbalance of switching activity around the clock paths for neighboring scan flip-flops in scan chains. Experiments on large ITC'99 benchmark circuits demonstrate the effectiveness of CSA-SCG for reducing scan shift clock skews to lower the risk of shift timing failures in partial shift.

    DOI: 10.1109/ATS.2018.00037

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  • The impact of production defects on the soft-error tolerance of hardened latches 査読有り 国際誌

    Holst S., Ma R., Wen X.

    Proceedings of the European Test Workshop   2018-May   1 - 6   2018年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    As modern technology nodes get more and more susceptible to soft-errors, various hardened latch cells have been proposed. The added redundancy used to tolerate transient faults in the field at the same time reduces the test coverage of cell-internal production defects. Moreover, the test escapes reduce the soft-error tolerance of the defective latches. This work introduces a new soft-error vulnerability metric called Post Test Vulnerability Factor that correctly measures the added vulnerability to transiant frults such as particle strikes caused by undiscovered production defects within hardened latches.

    DOI: 10.1109/ETS.2018.8400694

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  • Bit-Flip Errors Detection using Random Partial Don't-Care Keys for a Soft-Error-Tolerant TCAM 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen

    Proceedings of the 27th International Workshop on Logic and Synthesis   124 - 131   2018年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Francisco   2018年06月23日  -  2018年06月24日

  • A Double-Node-Upset Self-Recoverable Latch Design for High Performance and Low Power Application 査読有り 国際誌

    A. Yan, K. Yang, Z. Huang, J. Zhang, X. Fang, X. Wen

    IEEE Transactions on Circuits and Systems II: Express Briefs   66 ( 2 )   287 - 291   Early Access   2018年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This brief presents a double-node upset (DNU) self-recoverable latch design for high performance and low power application. The latch is mainly constructed from eight mutually feeding back C-elements and any node pair of the latch is DNU self-recoverable. Using a high speed transmission path and a clock gating technique, the latch has high performance and low power dissipation. Simulation results demonstrate the DNU self-recoverability of the latch and also show that the delay-power-area product of the latch is improved approximately by 81.80% on average, compared with the latest DNU self-recoverable latch designs.

    DOI: 10.1109/TCSII.2018.2849028

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  • A Method to Detect Bit Flips in a Soft-Error Resilient TCAM 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   37 ( 6 )   1185 - 1196   2018年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 1982-2012 IEEE. Ternary content addressable memories (TCAMs) are special memories which are widely used in high-speed network applications such as routers, firewalls, and network address translators. In high-reliability network applications such as aerospace and defense systems, soft-error tolerant TCAMs are indispensable to prevent data corruption or faults caused by radiation. This paper shows a novel way in generating keys to cover the correct match. It proposes a novel soft-error tolerant TCAM for multiple-bit-flip errors using partial don't-care keys (X-keys). First, this paper observes the case of single-bit-flip errors by X-TCAM. Second, it extends the X-TCAM to the case of multiple-bit-flip errors called KX-TCAM, where K stands for the maximum number of errors k. KX-TCAM corrects up to k -bit-flip errors and enhances the tolerance of the TCAM against soft errors, where k is the maximum number of bit flips in a word of a TCAM. KX-TCAM consists of a TCAM, a preprocessed don't-care-bit index look-up memory (X look-up), and a backup error checking and correction (ECC)-SRAM. First, KX-TCAM randomly selects a search key. After that, KX-TCAM detects multiple-bit-flip errors by the generated X-keys using the X look-up. If the keys match the different locations, then a soft error is suspected and KX-TCAM refreshes the TCAM words by using the backup ECC-SRAM. Experimental results show that the soft-error tolerance capability of KX-TCAM significantly outperforms existing state-of-the-art schemes. Moreover, the hardware overhead of KX-TCAM is small due to the use of a single TCAM. KX-TCAM can be easily implemented and is useful for fault-tolerant packet classifiers.

    DOI: 10.1109/TCAD.2017.2748019

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  • The Impact of Production Defects on the Soft-Error Tolerance of Hardened Latches 査読有り 国際誌

    S. Holst, R. Ma, X. Wen

    Proceedings of IEEE European Test Symposium   Paper 7A-1   2018年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Germany   Bremen   2018年05月28日  -  2018年06月01日

  • Design Automation for Legacy Circuits 査読有り 国際誌

    I. Syafalni, K. Wakasugi, T. Yang, T. Sasao, X. Wen

    Proceedings of the 21st Workshop on Synthesis and System Integration of Mixed Information Technologies   174 - 179   2018年03月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Matsue   2018年03月26日  -  2018年03月27日

  • Locating Hot Spot with Justification Techniques in a Layout Design 査読有り 国際誌

    K. Miyase, Y. Kawano, X. Wen, S. Kajihara

    Proceedings of IEEE Workshop on RTL and High Level Testing   Paper S1.2   2017年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Taipei   2017年11月30日  -  2017年12月01日

  • Scan Chain Grouping for Mitigating IR-Drop-Induced Test Data Corruption 査読有り 国際誌

    Y. Zhang, S. Holst, X. Wen, K. Miyase, S. Kajihara, J. Qian

    Proceedings of the Asian Test Symposium   140 - 145   2017年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Taipei   2017年11月27日  -  2017年11月30日

    © 2017 IEEE. Loading and unloading test patterns during scan testing causes many scan flip-flops to trigger simultaneously. This instantaneous switching activity during shift in turn may cause excessive IR-drop that can disrupt the states of some scan flip-flops and corrupt test stimuli or responses. A common design technique to even out these instantaneous power surges is to design multiple scan chains and shift only a group of the scan chains at a same time. This paper introduces a novel algorithm to optimally group scan chains so as to minimize the probability of test data corruption caused by excessive instantaneous IR-drop on scan flip-flops. The experiments show optimal results on all large ITC'99 benchmark circuits.

    DOI: 10.1109/ATS.2017.37

    Kyutacar

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  • Analysis and Mitigation of IR-Drop Induced Scan Shift-Errors 査読有り 国際誌

    S. Holst, E. Schneider, H. Kawagoe, M. A. Kochte, K. Miyase, H.-J. Wunderlichz, S. Kajihara, X. Wen

    Proceedings - International Test Conference   2017-December   1 - 8   Paper 3.4   2017年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Fort Warth   2017年10月29日  -  2017年11月03日

    © 2017 IEEE. Excessive IR-drop during scan shift can cause localized IR-drop around clock buffers and introduce dynamic clock skew. Excessive clock skew at neighboring scan flip-flops results in hold or setup timing violations corrupting test stimuli or test responses during shifting. We introduce a new method to assess the risk of such test data corruption at each scan cycle and flip-flop. The most likely cases of test data corruption are mitigated in a non-intrusive way by selective test data manipulation and masking of affected responses. Evaluation results show the computational feasibility of our method for large benchmark circuits, and demonstrate that a few targeted pattern changes provide large potential gains in shift safety and test time with negligible cost in fault coverage.

    DOI: 10.1109/TEST.2017.8242055

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  • A Flexible Scan-in Power Control Method in Logic BIST and Its Evaluation with TEG Chips 査読有り 国際誌

    T. Kato, S. Wang, Y. Sato, S. Kajihara, X. Wen

    IEEE Transactions on Emerging Topics in Computing   8 ( 3 )   591 - 601   Early Access   2017年10月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    High power dissipation in scan-based logic built-in self-test (LBIST) is a crucial issue that can cause over-testing, reliability degradation, chip damage, and so on. While many sophisticated approaches to low-power testing have been proposed in the past, it remains a serious problem to control the test power of LBIST to a predetermined appropriate level that matches the power requirements of the circuit-under-test. This paper proposes a novel power-control method for LBIST that can control the scan-shift power to an arbitrary level. The proposed method modifies pseudo-random patterns generated by an embedded test pattern generator (TPG) so that the modified patterns have the specific toggle rate without sacrificing fault coverage and test time. In order to evaluate the effectiveness of the proposed method, this paper shows not only simulation-based experimental results but also measurement results on test element group (TEG) chips.

    DOI: 10.1109/TETC.2017.2767070

    Kyutacar

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  • Vernier Ring Based Pre-bond Through Silicon Vias Test in 3D ICs 査読有り 国際誌

    T. Ni, M. Nie, H. Liang, J. Bian, X. Xu, X. Fang, Z. Huang, X. Wen

    IEICE Electronics Express   18 ( 14 )   Letter 20170590   2017年10月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Kyutacar

  • GPU-Accelerated Simulation of Small Delay Faults 査読有り 国際誌

    E. Schneider, M. Kochte, S. Holst, X. Wen, H. Wunderlich

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   36 ( 5 )   829 - 841   2017年05月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 1982-2012 IEEE.Delay fault simulation is an essential task during test pattern generation and reliability assessment of electronic circuits. With the high sensitivity of current nano-scale designs towards even smallest delay deviations, the simulation of small gate delay faults has become extremely important. Since these faults have a subtle impact on the timing behavior, traditional fault simulation approaches based on abstract timing models are not sufficient. Furthermore, the detection of these faults is compromised by the ubiquitous variations in the manufacturing processes, which causes the actual fault coverage to vary from circuit instance to circuit instance, and makes the use of timing accurate methods mandatory. However, the application of timing accurate techniques quickly becomes infeasible for larger designs due to excessive computational requirements. In this work, we present a method for fast and waveformaccurate simulation of small delay faults on graphics processing units (GPUs) with exceptional computational performance. By exploiting multiple dimensions of parallelism from gates, faults, waveforms and circuit instances, the proposed approach allows for timing-accurate and exhaustive small delay fault simulation under process variation for designs with millions of gates.

    DOI: 10.1109/TCAD.2016.2598560

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  • On Optimal Power-Aware Path Sensitization 査読有り 国際誌

    M. Sauer, J. Jiang, S. Reimer, K. Miyase, X. Wen, B. Becker, I. Polian

    Workshop of Test and Reliability for Circuits and Systems   2017年03月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Germany   2017年03月05日  -  2017年03月07日

  • Low-Power Scan-Based Built-In Self-Test Based on Weighted Pseudo-Random Test Pattern Generation and Reseeding 査読有り 国際誌

    D. Xiang., X. Wen, L.-T. Wang

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   25 ( 3 )   942 - 953   2017年03月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    A new low-power (LP) scan-based built-in self-test (BIST) technique is proposed based on weighted pseudorandom test pattern generation and reseeding. A new LP scan architecture is proposed, which supports both pseudorandom testing and deterministic BIST. During the pseudorandom testing phase, an LP weighted random test pattern generation scheme is proposed by disabling a part of scan chains. During the deterministic BIST phase, the design-for-testability architecture is modified slightly while the linear-feedback shift register is kept short. In both the cases, only a small number of scan chains are activated in a single cycle. Sufficient experimental results are presented to demonstrate the performance of the proposed LP BIST approach.

    DOI: 10.1109/TVLSI.2016.2606248

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  • Vernier ring based pre-bond through silicon vias test in 3D ICs 査読有り 国際誌

    Ni T., Nie M., Liang H., Bian J., Xu X., Fang X., Huang Z., Wen X.

    IEICE Electronics Express ( 一般社団法人 電子情報通信学会 )   14 ( 18 )   20170590 - 20170590   2017年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    Defects in TSV will lead to variations in the propagation delay of the net connected to the faulty TSV. A non-invasive Vernier Ring based method for TSV pre-bond testing is proposed to detect resistive open and leakage faults. TSVs are used as capacitive loads of their driving gates, then time interval compared with the fault-free TSVs will be detected. The time interval can be detected with picosecond level resolution, and digitized into a digital code to compare with an expected value of fault-free. Experiments on fault detection are presented through HSPICE simulations using realistic models for a 45 nm CMOS technology. The results show the effectiveness in the detection of time interval 10 ps, resistive open defects 0.2 kΩ above and equivalent leakage resistance less than 18MΩ. Compared with existing methods, detection precision, area overhead, and test time are effectively improved, furthermore, the fault degree can be digitalized into digital code.

    DOI: 10.1587/elex.14.20170590

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    CiNii Article

    CiNii Research

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  • Logic-Path-and-Clock-Path-Aware at-Speed Scan Test Generation 査読有り 国際誌

    F. Li, X. Wen, K. Miyase, S. Holst, S. Kajihara

    International Symposium on Applied Engineering and Sciences   2016年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Kita-Kyushu   2016年12月18日  -  2016年12月18日

  • Logic-path-and-clock-path-aware at-speed scan test generation 査読有り 国際誌

    Li F., Wen X., Miyase K., Holst S., Kajihara S.

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences ( 一般社団法人 電子情報通信学会 )   E99A ( 12 )   2310 - 2319   2016年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Excessive IR-drop in capture mode during at-speed scan testing may cause timing errors for defect-free circuits, resulting in undue test yield loss. Previous solutions for achieving capture-power-safety adjust the switching activity around logic paths, especially long sensitized paths, in order to reduce the impact of IR-drop. However, those solutions ignore the impact of IR-drop on clock paths, namely test clock stretch; as a result, they cannot accurately achieve capture-power-safety. This paper proposes a novel scheme, called LP-CP-aware ATPG, for generating high-quality capture-power-safe at-speed scan test vectors by taking into consideration the switching activity around both logic and clock paths. This scheme features (1) LP-CP-aware path classification for characterizing long sensitized paths by considering the IR-drop impact on both logic and clock paths; (2) LP-CP-aware X-restoration for obtaining more effective X-bits by backtracing from both logic and clock paths; (3) LP-CP-aware X-filling for using different strategies according to the positions of X-bits in test cubes. Experimental results on large benchmark circuits demonstrate the advantages of LP-CP-aware ATPG, which can more accurately achieve capture-power- safety without significant test vector count inflation and test quality loss.

    DOI: 10.1587/transfun.E99.A.2310

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  • Formal Test Point Insertion for Region-based Low-Capture-Power Compact At-Speed Scan Test 査読有り 国際誌

    S. Eggersglub, S. Holst, D. Tille, K. Miyase, X. Wen

    IEEE Asian Test Symposium   173 - 178   2016年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Hiroshima   2016年11月21日  -  2016年11月24日

    Launch-Switching-Activity (LSA) is a serious problem during at-speed testing of integrated circuits, since localized LSA may lead to severe IR-drop and thus failures. The excessive LSA is conventionally mitigated by reducing the switching activity through special low-power test generation techniques, typically resulting in severe test pattern inflation and high test costs. This work introduces a novel concept of Low-Capture-Power Test Points (LCP-TPs), which are inserted to reduce switching activity in critical High-Capture-Power (HCP) regions. LCP-TPs also help in retaining high test compaction capability. An optimization- SAT based procedure is proposed to compute a small set of optimal LCP-TP locations for compact at-speed test sets with effective capture power reduction. Experimental results clearly demonstrate the advantages of LCP-TP insertion.

    DOI: 10.1109/ATS.2016.41

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  • On Optimal Power-Aware Path Sensitization 査読有り 国際誌

    M. Sauer, J. Jiang, S. Reimer, K. Miyase, X. Wen, B. Becker, I. Polian

    IEEE Asian Test Symposium   179 - 184   2016年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Hiroshima   2016年11月21日  -  2016年11月24日

    Detailed knowledge of a circuit's timing is essential for performance optimization, timing closure, and generation of test patterns to detect small-delay defects. When an input transition is applied to the circuit's inputs, the resulting delay is not only determined by the propagation path, but also influenced by the power-supply noise. We introduce a path-sensitization procedure which precisely controls the switching activity in the circuit region surrounding the path. The procedure can maximize or minimize switching activity, or set it to a user-specified value. We study the accuracy-vs.-efficiency trade-offs for a hierarchy of timing models, from coarse zero-delay assumption to a waveformaccurate approach with sub-cycle resolution. For the first time, we present a MaxSAT formulation which guarantees maximization or minimization of switching activity, stemming from transitions and from glitches, simultaneously with path sensitization. We validate the quality of the generated test patterns using a mixed-mode IR-drop-aware timing simulator.

    DOI: 10.1109/ATS.2016.63

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  • Timing-Accurate Estimation of IR-Drop Impact on Logic- and Clock-Paths during At-Speed Scan Test 査読有り 国際誌

    S. Holst, E. Schneider, X. Wen, S. Kajihara, Y. Yamato, H. Wunderlich, M. Kochte

    IEEE Asian Test Symposium   19 - 24   2016年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Hiroshima   2016年11月21日  -  2016年11月24日

    IR-drop induced false capture failures and test clock stretch are severe problems in at-speed scan testing. We propose a new method to efficiently and accurately identify these problems. For the first time, our approach considers the additional dynamic power caused by glitches, the spatial and temporal distribution of all toggles, and their impact on both logic paths and the clock tree without time-consuming electrical simulations.

    DOI: 10.1109/ATS.2016.49

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  • A Flexible Power Control Method for Right Power Testing of Scan-Based Logic BIST 査読有り 国際誌

    T. Kato, S. Wang, Y. Sato, S. Kajihara, X. Wen

    IEEE Asian Test Symposium   203 - 208   2016年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Hiroshima   2016年11月21日  -  2016年11月24日

    High power dissipation during scan-based logic BIST is a crucial problem that leads to over-testing. Although controlling test power of a circuit under test (CUT) to an appropriate level is strongly required, it is not easy to control test power in BIST. This paper proposes a novel power controlling method to control the toggle rate of the patterns to an arbitrary level by modifying pseudo random patterns generated by a TPG (Test Pattern Generator) of logic BIST. While many approaches have been proposed to control the toggle rate of the patterns, the proposed approach can provide higher fault coverage. Experimental results show that the proposed approach can control toggle rates to a predetermined target level and modified patterns can achieve high fault coverage without increasing test time.

    DOI: 10.1109/ATS.2016.59

    Kyutacar

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  • Reseeding-Oriented Test Power Reduction for Linear-Decompression-Based Test Compression Architectures 査読有り 国際誌

    T. Chen, D. Shen, X. Yi, H. Liang, X. Wen

    IEICE Transactions on Information and Systems ( 一般社団法人 電子情報通信学会 )   E99D ( 11 )   2672 - 2681   2016年11月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 2016 The Institute of Electronics, Information and Communication Engineers.Linear feedback shift register (LFSR) reseeding is an effective method for test data reduction. However, the test patterns generated by LFSR reseeding generally have high toggle rate and thus cause high test power. Therefore, it is feasible to fill X bits in deterministic test cubes with 0 or 1 properly before encoding the seed to reduce toggle rate. However, Xfilling will increase the number of specified bits, thus increase the difficulty of seed encoding, what's more, the size of LFSR will increase as well. This paper presents a test frame which takes into consideration both compression ratio and power consumption simultaneously. In the first stage, the proposed reseeding-oriented X-filling proceeds for shift power (shift filling) and capture power (capture filling) reduction. Then, encode the filled test cubes using the proposed Compatible Block Code (CBC). The CBC can X-ize specified bits, namely turning specified bits into X bits, and can resolve the conflict between low-power filling and seed encoding. Experiments performed on ISCAS'89 benchmark circuits show that our scheme attains a compression ratio of 94.1% and reduces capture power by at least 15% and scan-in power by more than 79.5%.

    DOI: 10.1587/transinf.2015EDP7289

    Kyutacar

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  • Power-Aware Testing For Low-Power VLSI Circuits 招待有り 査読有り 国際誌

    X. Wen

    2016 13th IEEE International Conference on Solid-State and Integrated Circuit Technology, ICSICT 2016 - Proceedings   585 - 588   Paper S37-1   2016年10月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Hangzhou   2016年10月25日  -  2016年10月28日

    © 2016 IEEE. Low-power VLSI circuits are indispensable for almost all types of modern electronic devices, from battery-driven mobile gadgets to harvested-energy-driven wireless sensor systems. However, the testing of such low-power VLSI circuits has become a big challenge, especially due to the excessive power dissipation during scan testing. This paper will highlight three major test-power-induced problems (namely heat, false failures, clock stretch) and describe how to mitigate them with power-aware VLSI testing. Future research topics in this field will also be discussed.

    DOI: 10.1109/ICSICT.2016.7998986

    Kyutacar

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  • Multiple-Bit-Flip Detection Scheme for a Soft-Error Resilient TCAM 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen

    Proceedings of IEEE Computer Society Annual Symposium on VLSI, ISVLSI   2016-September   679 - 684   2016年07月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Pittsburgh   2016年07月11日  -  2016年07月13日

    © 2016 IEEE.Ternary content addressable memories (TCAMs) are special memories which are widely used in high-speed network applications such as routers, firewalls, and network address translators. In high-reliability network applications such as aerospace and defense systems, soft-error tolerant TCAMs are indispensable to prevent data corruption or faults caused by radiation. This paper proposes a novel soft-error tolerant TCAM for multiple-bit-flip errors using partial don't-care keys (X-keys), called κ-TX. κ-TX corrects up to κ-bit flip errors and significantly enhances the tolerance of the TCAM against soft errors, where κ is the maximum number of bit flips in a word of a TCAM. κ-TX consists of a TCAM, a preprocessed don't-care-bit index look-up memory (X look-up), and an ECC-SRAM. First, κ-TX randomly selects a search key. After that, κ-TX detects multiple-bit-flip errors by the generated X-keys using the X look-up. If the keys match the different locations, then a soft error is suspected and κ-TX refreshes the TCAM words by using a backup ECC-SRAM. Experimental results show that the soft-error tolerance capability of κ-TX outperforms other schemes significantly. Moreover, the hardware overhead of k-TX is small due to the use of only a single TCAM. κ-TX can be easily implemented and is useful for fault-tolerant packet classifiers.

    DOI: 10.1109/ISVLSI.2016.77

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  • SAT-Based Post-Processing for Regional Capture Power Reduction in at-speed scan test generation 査読有り 国際誌

    S. Eggersgluss, K. Miyase, X. Wen

    IEEE European Test Symposium   2016-July   2016年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Netherlands   Amsterdam   2016年05月23日  -  2016年05月27日

    © 2016 IEEE.With more and more sophisticated low-power design techniques being applied to modern LSI chips for aggressive functional power reduction, the risk of fault-free chips falsely failing production test grows due to excessively high test power compared with functional power. Existing low-power ATPG methods, however, suffer from severe test data inflation and often use unfocused global test power reduction. This paper proposes a novel optimization-SAT-based at-speed scan test generation method that is explicitly targeted at eliminating high-capture-power test vectors in a pre-generated compact test set. This method employs layout information in reducing capture switching activity in a focused regional manner. Experiments demonstrate that the proposed method can effectively eliminate a large number of high-capture-power test vectors with neither test data inflation nor fault coverage loss.

    DOI: 10.1109/ETS.2016.7519327

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  • Thermal-Aware Small-Delay Defect Testing in Integrated Circuits for Mitigating Overkill 査読有り 国際誌

    D. Xiang, K. Shen, B. B. Bhattacharya, X. Wen, X. Lin

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   35 ( 3 )   499 - 512   2016年03月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 1982-2012 IEEE.At-speed testing of deep-submicrometer or nano-scale integrated circuits (ICs) consumes excessive power and creates hotspots and temperature gradient in the chip-under-test. The problem worsens for 3-D ICs, where heat dissipation across layers is more unbalanced. These hotspots in a circuit often cause severe degradation of performance and reliability, as a rise in temperature can introduce an extra delay along paths. As a result, the delay of an otherwise fault-free path may exceed the functional clock period. Such thermal emergencies can thus lead to over-detection and undue yield loss during testing. Their effects will be more severe for small-delay defects (SDDs), which target to sensitize the long paths in a circuit. In this paper, we quantify, for the first time, the impact of thermal emergencies on SDDs and provide a solution to mitigate them. The proposed method is based on: 1) a new thermal-aware (TA) path-selection method, 2) a TA test-ordering method, and 3) an effective scan architecture and a test-application scheme. Experimental results on benchmarks demonstrate that the new method can significantly reduce the number of over-detections of SDDs.

    DOI: 10.1109/TCAD.2015.2474365

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  • Test Pattern Modification for Average IR-Drop Reduction 査読有り 国際誌

    W.-S. Ding, H.-Y. Hsieh, C.-Y. Han, James C.-M. Li, X. Wen

    IEEE Transactions on VLSI Systems   24 ( 1 )   38 - 49   2016年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents a novel technique that modifies automatic test pattern generation test patterns to reduce time-averaged IR drop of a test pattern. We propose a fast average IR drop estimation, which is very close to the time-averaged IR drop of time-consuming transient simulation (R2 =0.99). We calculate the contribution of every node to these nodes inside IR-drop hotspot so that we can effectively modify only a few don't care bits in the test patterns to reduce IR drop. The experimental results show that our technique successively reduces time-averaged IR drop by 10% with almost no fault coverage loss and no test pattern inflation.

    DOI: 10.1109/TVLSI.2015.2391291

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  • Logic/Clock-Path-Aware At-Speed Scan Test Generation for Avoiding False Capture Failures and Reducing Clock Stretch 査読有り 国際誌

    K. Asada, X. Wen, S. Holst, K. Miyase, S. Kajihara, M. A. Kochte, E. Schneider, H.-J. Wunderlich, J. Qian

    IEEE Asian Test Symposium   103 - 108   2015年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   Bombay   2015年11月22日  -  2015年11月25日

    DOI: 10.1109/ATS.2015.25

    Kyutacar

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  • Power Supply Noise and Its Reduction in At-Speed Scan Testing 招待有り 査読有り 国際誌

    X. Wen

    IEEE International Conference on ASIC   Paper B5-3   2015年11月

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Chengdu   2015年11月03日  -  2015年11月06日

    Scan testing tends to cause excessive switching activity in an LSI circuit, incurring significant power supply noise with severe impact on its timing. This may lead to over-test or under-test, resulting in test yield loss or low test quality. This paper describes the issue of power supply noise in at-speed scan testing, introduces typical techniques for its reduction, and discusses some important future research topics.

    DOI: 10.1109/ASICON.2015.7516980

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84982256034&origin=inward

  • A Soft-Error Tolerant TCAM for Multiple-Bit Flips Using Partial Don't Care Keys 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen, S. Holst, K. Miyase

    24th International Workshop on Logic and Synthesis   2015年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Mountain View   2015年06月12日  -  2015年06月13日

  • A Soft-Error Tolerant TCAM Using Partial Don’t-Care Keys 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen, S. Holst, K. Miyase

    IEEE European Test Symposium   Poster 2.4   2015年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Romania   Cluj-Napoca   2015年05月25日  -  2015年05月29日

    DOI: 10.1109/ETS.2015.7138743

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  • Identification of High Power Consuming Areas with Gate Type and Logic Level Information 査読有り 国際誌

    K. Miyase, M. Sauer, B. Becker, X. Wen, S. Kajihara

    IEEE European Test Symposium   Paper 9.1   2015年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Romania   Cluj-Napoca   2015年05月25日  -  2015年05月29日

    DOI: 10.1109/ETS.2015.7138773

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  • GPU-Accelerated Small Delay Fault Simulation 査読有り 国際誌

    E. Schneider, S. Holst, M.-A. Kochte, X. Wen, H.-J. Wunderlich

    Design and Test in Europe   1174 - 1179   2015年03月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    France   Grenoble   2015年03月09日  -  2015年03月13日

  • Towards Memory-Aware VLSI Simulation Algorithms for Heterogeneous Architectures 査読有り 国際誌

    S. Holst, J. Miyazaki, X. Wen

    International Symposium on Applied Engineering and Sciences   2014年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Kita-Kyushu   2014年12月20日  -  2014年12月21日

  • Soft-Error Tolerant TCAMs for High-Reliability Packet Classification 査読有り 国際誌

    I. Syafalni, T. Sasao, X. Wen, S. Holst, K. Miyase

    IEEE Asia Pacific Conference on Circuits and Systems   471 - 474   2014年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Ishigaki   2014年11月17日  -  2014年11月20日

    DOI: 10.1109/APCCAS.2014.7032821

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  • Data-Parallel Simulation for Fast and Accurate Timing Validation of CMOS Circuits 査読有り 国際誌

    E. Schneider, S. Holst, X. Wen, H. Wunderlich

    IEEE/ACM International Conference on Computer-Aided Design, Digest of Technical Papers, ICCAD   17 - 23   2014年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2014年11月02日  -  2014年11月06日

    © 2014 IEEE.Gate-level timing simulation of combinational CMOS circuits is the foundation of a whole array of important EDA tools such as timing analysis and power-estimation, but the demand for higher simulation accuracy drastically increases the runtime complexity of the algorithms. Data-parallel accelerators such as Graphics Processing Units (GPUs) provide vast amounts of computing performance to tackle this problem, but require careful attention to control-flow and memory access patterns. This paper proposes the novel High-Throughput Oriented Parallel Switch-level Simulator (HiTOPS), which is especially designed to take full advantage of GPUs and provides accurate timesimulation for multi-million gate designs at an unprecedented throughput. HiTOPS models timing at transistor granularity and supports all major timing-related effects found in CMOS including pattern-dependent delay, glitch filtering and transition ramps, while achieving speedups of up to two orders of magnitude compared to traditional gate-level simulators.

    DOI: 10.1109/ICCAD.2014.7001324

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84936860899&origin=inward

  • On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST 査読有り 国際誌

    A. Tomita, X. Wen, Y. Sato, S. Kajihara, P. Girard, M. Tehranipoor, L.-T. Wang

    IEICE Transactions on Information and Systems   E97 ( 10 )   2706 - 2718   2014年10月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    DOI: 10.1587/transinf.2014EDP7039

    Kyutacar

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    CiNii Article

  • 低キャプチャ電力スキャンテスト生成のためのX埋め込み手法

    李 富強, 温 暁青, 宮瀬 紘平, ホルスト シュテファン, 梶原 誠司

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 ( 一般社団法人電子情報通信学会 )   114 ( 99 )   15 - 20   2014年06月

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    記述言語:英語   掲載種別:研究論文(研究会,シンポジウム資料等)

    低キャプチャ電力のスキャンテストパターンを生成するため,セルの実効電圧降下(IR-Drop)との関わりの強いローカル信号値遷移量(LSA:Local Switching Activity)を抑えるX埋め込み手法を提案する.この手法では,レイアウトレベルの回路を単位区域に分割した上,各単位区域の遷移量を示すLSAによってテストキューブ中のXビットの優先順位を決めて,伝搬しやすい値を最適論理値として順次Xビットに割り当てる.実験結果によって,提案手法がLSAを効果的に低減できることが示された.

    CiNii Article

    その他リンク: https://ci.nii.ac.jp/naid/110009925706

  • Data-Parallel Switch-Level Simulation for Fast and Accurate Timing Validation of CMOS Circuits 査読有り 国際誌

    E. Schneider, S. Holst, X. Wen, H.-J. Wunderlich

    ACM Design Automation Conference   Poster   2014年06月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Francisco   2014年06月01日  -  2014年06月05日

  • Low-power testing for 2D/3D devices and systems 査読有り 国際誌

    Lin X., Wen X., Xiang D.

    Design of 3D Integrated Circuits and Systems   235 - 277   2014年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    © 2015 by Taylor & Francis Group, LLC. Power dissipation has become a primary concern in large-scale integration (LSI) design [1]. Over the years, LSI designers have been tirelessly developing hardware and software techniques for effectively reducing functional power [2]. Functional constraints are often exploited at various levels to remove wasteful operations so that functional power is reduced. For example, a circuit designed for cell phone applications contains many functional blocks that do not need to be activated simultaneously, e.g., a block for audio and a block for phone calls. Dynamically disabling unnecessary circuit blocks significantly reduces functional power.

    DOI: 10.1201/9781315215709

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85054660389&origin=inward

  • ATPG Enhancement Technology 査読有り 国際誌

    N.A. Zakaria, M.Z Khalid, X. Wen

    IEEE Workshop on RTL and High Level Testing   Paper IV.5.S   2013年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Yilan   2013年11月21日  -  2013年11月22日

  • Search Space Reduction for Low-Power Test Generation 査読有り 国際誌

    K. Miyase, M. Sauer, B. Becker, X. Wen, S. Kajihara

    IEEE Asian Test Symposium   171 - 176   2013年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Jiaosi   2013年11月18日  -  2013年11月21日

    DOI: 10.1109/ATS.2013.40

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  • On Achieving Capture Power Safety in At-Speed Scan-Based Logic BIST 査読有り 国際誌

    A. Tomita, X. Wen, Y. Sato, S. Kajihara, P. Girard, M. Tehranipoor, L.-T. Wang

    IEEE Asian Test Symposium   19 - 24   2013年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Jiaosi   2013年11月18日  -  2013年11月21日

    DOI: 10.1109/ATS.2013.14

    Kyutacar

    Scopus

  • Test Pattern Modification for Average IR-drop Reduction 査読有り 国際誌

    J. Li, W-S. Ding, H-Y. Hsieh, X. Wen

    IEEE International Test Conference   Poster   2013年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim, CA   2013年09月06日  -  2013年09月13日

  • A Capture-Safety Checking Metric Based on Transition-Time-Relation for At-Speed Scan Testing 査読有り 国際誌

    K. Miyase, R. Sakai, X. Wen, M. Aso, H. Furukawa, Y. Yamato, S. Kajihara

    IEICE Transaction on Information and Systems   E96-D ( 9 )   2003 - 2011   2013年09月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    DOI: 10.1587/transinf.E96.D.2003

    Kyutacar

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    CiNii Article

  • SafeTIDE: A Technique for Transition Isolation Scan Cells Hardware Overhead Reduction 査読有り 国際誌

    Y.-T. Lin, J.-L. Huang, X. Wen

    VLSI Test Technology Workshop   Paper 4.4   2013年07月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   New Taipei City   2013年07月15日  -  2013年07月17日

  • Controllability Analysis of Local Switching Activity for Layout Design 査読有り 国際誌

    K. Miyase, M. Sauer, B. Becker, X. Wen, S. Kajihara

    Workshop on Design and Test Methodologies for Emerging Technologies   Paper 2   2013年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    France   Avignon   2013年05月30日  -  2013年05月31日

  • LCTI-SS: Low-Clock-Tree-Impact Scan Segmentation for Avoiding Shift Timing Failures in Scan Testing 査読有り 国際誌

    Y. Yamato, X. Wen, M. A. Kochte, K. Miyase, S. Kajihara, L.-T. Wang

    IEEE Design & Test of Computers   30 ( 4 )   60 - 70   2013年04月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    DOI: 10.1109/MDT.2012.2221152

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  • On Guaranteeing Capture Safety in At-Speed Scan Testing with Broadcast-Scan-Based Test Compression 査読有り 国際誌

    K. Enokimoto, X. Wen, K. Miyase, J.-L. Huang, S. Kajihara, L.-T. Wang

    26th International Conference on VLSI Design   279 - 284   2013年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   Pune   2013年01月05日  -  2013年01月10日

    DOI: 10.1109/VLSID.2013.201

    Kyutacar

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  • Fault Detection with Optimum March Test Algorithm 査読有り 国際誌

    N. Zakaria, W. Hassan, I. Halin, R. Sidek, X. Wen

    Journal of Theoretical and Applied Information Technology   47 ( 1 )   18 - 27   2013年01月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    This paper presents a research work aimed to detect previously-undetected faults, either Write Disturb Faults (WDFs) or Deceptive Read Destructive Faults (DRDFs) or both in March Algorithm such as MATS++(6N), March C-(10N), March SR(14N), and March CL(12N). The main focus of this research is to improve fault coverage on Single Cell Faults as well as Static Double Cell Faults detection, using specified test algorithm. Transition Coupling Faults (CFtrs), Write Destructive Coupling Faults (CFwds) and Deceptive Read Destructive Faults (CFdrds) are types of faults mainly used in this research. The experiment result published in [1] shows BIST (Built-In-Self-Test) implementation with the new algorithm. It provides the same test length but with bigger area overhead, we therefore proposed a new 14N March Test Algorithm with fault coverage of more than 95% using solid 0s and 1s Data Background (DB). This paper reveals the design methodology to generate DB covers all memories function by applying non-transition data, transition data, and single read and double read data. The automation hardware was designed to give the flexibility to the user to generate other new March Algorithm prior to the selected algorithm and analyzed the performance in terms of fault detection and power consumption. © 2005 - 2013 JATIT & LLS. All rights reserved.

    Kyutacar

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84872392175&origin=inward

  • Estimation of the Amount of Don't-Care Bits in Test Vectors 査読有り 国際誌

    K. Miyase, S. Kajihara, X. Wen

    IEEE Workshop on RTL and High Level Testing   2012年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Niigata   2012年11月22日  -  2012年11月23日

  • A Transition Isolation Scan Cell Design for Low Shift and Capture Power 査読有り 国際誌

    Y.-T. Lin, J.-L Huang, X. Wen

    IEEE Asian Test Symposium   107 - 112   2012年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Niigata   2012年11月19日  -  2012年11月22日

    DOI: 10.1109/ATS.2012.29

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  • On Pinpoint Capture Power Management in At-Speed Scan Test Generation 査読有り 国際誌

    X. Wen, Y. Nishida, K. Miyase, S. Kajihara, P. Girard, M. Tehranipoor, L.-T. Wang

    IEEE International Test Conference   Paper 6.1   2012年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim   2012年11月05日  -  2012年11月08日

    DOI: 10.1109/TEST.2012.6401548

    Kyutacar

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  • Launch-on-Shift Test Generation for Testing Scan Designs Containing Synchronous and Asynchronous Clock Domains 査読有り 国際誌

    S. Wu, L.-T. Wang, X. Wen, Z. Jiang, W.-B. Jone, M. S. Hsiao, L. Tan, Y. Zhang, C.-M. Li, J.-L. Huang

    ACM Transactions on Design Automation of Electronic Systems   17 ( 4 )   Article No. 48   2012年10月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    DOI: 10.1145/2348839.2348852

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  • A Transition Isolation Scan Cell Design for Low Shift and Capture Power 査読有り 国際誌

    Y.-T. Lin, J.-L. Huang, X. Wen

    VLSI Test Technology Workshop   2012年07月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Yilan   2012年07月10日  -  2012年07月13日

  • Power-Aware Testing: The Next Stage 招待有り 査読有り 国際誌

    X. Wen

    IEEE European Test Symposium   Invited Talk   2012年05月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    France   Annecy   2012年05月28日  -  2012年06月01日

    Complex power management circuitry in low-power designs and the excessive gap between functional power and test power have made power-aware testing (DFT and test generation) a must. Although significant progress has been made in the past decade, more is still needed in order to achieve test power safety while maximizing test quality and minimizing test cost. This paper highlights the needs for moving to the next-stage of power-aware testing, primarily characterized by a shift of focus from global test power reduction to pinpoint test power management. © 2012 IEEE.

    DOI: 10.1109/ETS.2012.6233000

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84864686941&origin=inward

  • A Novel Capture-Safety Checking Method for Multi-Clock Designs and Accuracy Evaluation with Delay Capture Circuits 査読有り 国際誌

    K. Miyase, M. Aso, R. Ootsuka, X. Wen, H. Furukawa, Y. Yamato, K, Enokimoto, S. Kajihara

    IEEE VLSI Test Symposium   197 - 202   2012年04月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Hawaii   2012年04月23日  -  2012年04月26日

    主要論文集(会議)

    DOI: 10.1109/VTS.2012.6231102

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  • Layout-Aware Pattern Evaluation and Analysis for Power-Safe Application of TDF Patterns 査読有り 国際誌

    H. Salmani, W. Zhao, M. Tehranipoor, S. Chacravarty, P. Girard, X. Wen

    ASP Journal of Lower Power Electronics   8 ( 2 )   248 - 258   2012年04月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1166/jolpe.2012.1188

    Scopus

  • Fault Detection with Optimum March Test Algorithm 査読有り 国際誌

    N.A. Zakaria, W.Z.W. Hasan, I.A. Halin, R.M. Sidek, X. Wen

    IEEE International Conference on Intelligent Systems, Modeling and Simulation   Paper S8   2012年02月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Malaysia   Sabah   2012年02月08日  -  2012年02月10日

    DOI: 10.1109/ISMS.2012.88

    Scopus

  • Testing static single cell faults using static and dynamic data background 査読有り 国際誌

    N.A. Zakaria, W.Z.W. Hasan, I.A. Halin, R.M. Sidek, X. Wen

    IEEE Student Conference on Research and Development   1 - 6   2011年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Malaysia   Cyberjaya   2011年12月19日  -  2011年12月20日

    This work proposes a bit-adjacent Data Background (DB) management scheme to improve fault coverage of March algorithms while simultaneously maintaining the shortest test cycle. Both static and dynamic DB transitions are used in order to detect Deceptive Read Destructive Faults (DRDFs) and Write Disturb Faults (WDFs) that are not detected by previous algorithms. A conventional March Test Algorithm can be modified by using the DB management scheme to form a new March Test Algorithm (referred to as Mod March Test Algorithm), e.g., MATS++(6N) becoming Mod MATS++(6N). This paper shows that Mod March SR (14N) and Mod March CL (12N) can detect DRDFs and WDFs while the corresponding conventional algorithms cannot. It is also shown that Mod March CL(12N) and Mod March SR(14N) with DB management can detect all Static Single Cell Faults based on the Bit-Oriented-Memories (BOM) test method. Comparisons on test cycle time for Mod March SR, March SR, and March SS in the context of memory Built-In-Self-Test (BIST) are also presented. From the simulation result, it shows that by including Data Backgrounds (DBs) management in Bit-Oriented Memories (BOM), the cycle test time is the same after a given multiple of DBs in the test algorithm. © 2011 IEEE.

    DOI: 10.1109/SCOReD.2011.6148694

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    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=84857880363&origin=inward

  • Additional Path Delay Fault Detection with Adaptive Test Data 査読有り 国際誌

    K. Miyase, H. Tanaka, K. Enokimoto, X. Wen, S. Kajihara

    IEEE Workshop on RTL and High Level Testing   31 - 34   2011年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   Jaipur   2011年11月24日  -  2011年11月26日

    主要論文集(会議)

  • Effective Launch Power Reduction for Launch-Off-Shift Scheme with Adjacent-Probability-Based X-Filling 査読有り 国際誌

    K. Miyase, U. Uchinodan, K. Enokimoto, Y. Yamato, X. Wen, S. Kajihara, F. Wu, L. Dilillo, A. Bosio, P. Girard

    IEEE Asian Test Symposium   90 - 95   2011年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   New Delhi   2011年11月20日  -  2011年11月23日

    主要論文集(会議)

    DOI: 10.1109/ATS.2011.35

    Kyutacar

  • Power-Aware Test Pattern Generation for At-Speed LOS Testing 査読有り 国際誌

    A. Bosio, L. Dilillo, P. Girard, A. Todri, A. Virazel, K. Miyase, X. Wen

    IEEE Asian Test Symposium   506 - 510   2011年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   New Delhi   2011年11月20日  -  2011年11月23日

    主要論文集(会議)

    DOI: 10.1109/ATS.2011.50

    Scopus

  • Efficient BDD-based Fault Simulation in Presence of Unknown Values 査読有り 国際誌

    M. A. Kochte, S. Kundu, K. Miyase, X. Wen, H.-J. Wunderlich

    IEEE Asian Test Symposium   383 - 388   2011年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   New Delhi   2011年11月20日  -  2011年11月23日

    主要論文集(会議)

    DOI: 10.1109/ATS.2011.52

    Scopus

  • Towards the Next Generation of Low-Power Test Technologies 査読有り 国際誌

    X. Wen

    IEEE International Conference on ASIC   Paper 1E-1   2011年10月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Amoi   2011年10月25日  -  2011年10月28日

    主要論文集(会議)

    DOI: 10.1109/ASICON.2011.6157164

    Scopus

  • Architectures for Testing 3D Chips Using Time-Division Demultiplexing/Multiplexing 査読有り 国際誌

    L.-T. Wang, N. A. Touba, M. S. Hsiao, J.-L. Huang, C.-M. Li, S. Wu, X. Wen, M. Bhattarai, F. Li, Z. Jiang

    IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits   Paper 5.4   2011年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim   2011年09月22日  -  2011年09月23日

    主要論文集(会議)

  • A Novel Scan Segmentation Design Method for Avoiding Shift Timing Failure in Scan Testing 査読有り 国際誌

    Y. Yamato, X. Wen, M. A. Kochte, K. Miyase, S. Kajihara, L.-T. Wang

    IEEE International Test Conference   Paper 12.1   2011年09月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim   2011年09月20日  -  2011年09月22日

    主要論文集(会議)

    DOI: 10.1109/TEST.2011.6139162

    Kyutacar

    Scopus

  • Clock-Gating-Aware Low Launch WSA Test Pattern Generation for At-Speed Scan Testing 査読有り 国際誌

    Y.-T. Lin, J.-L. Huang, X. Wen

    IEEE International Test Conference   Paper 2.3   2011年09月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim   2011年09月20日  -  2011年09月22日

    主要論文集(会議)

    DOI: 10.1109/TEST.2011.6139132

    Kyutacar

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  • 低消費電力LSIのための低消費電力テスト技術 招待有り 査読有り

    温暁青

    情報・システムソサイエティ誌 ( 電子情報通信学会 情報・システムソサイエティ )   16 ( 2 )   10 - 11   2011年08月

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    担当区分:責任著者   記述言語:日本語   掲載種別:記事・総説・解説・論説等(その他)

    Kyutacar

  • SAT-based Capture-Power Reduction for At-Speed Broadcast-Scan-Based Test Compression Architectures 査読有り 国際誌

    M. A. Kochte, K. Miyase, X. Wen, S. Kajihara, Y. Yamato, K. Enokimoto, H.-J. Wunderlich

    IEEE International Symposium on Low Power Electronics and Design   33 - 38   2011年08月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Fukuoka   2011年08月01日  -  2011年08月03日

    主要論文集(会議)

    DOI: 10.1109/ISLPED.2011.5993600

    Scopus

  • VLSI Testing and Test Power 査読有り 国際誌

    X. Wen

    Workshop on Low Power System on Chip   Paper 4.1   2011年07月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Orlando   2011年07月28日  -  2011年07月28日

    主要論文集(会議)

    DOI: 10.1109/IGCC.2011.6008607

    Kyutacar

    Scopus

  • Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing 査読有り 国際誌

    K. Miyase, K. Noda, H. Ito, K. Hatayama, T. Aikyo, Y. Yamato, H. Furukawa, X. Wen, S. Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 6 )   1216 - 1226   2011年06月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1587/transinf.E94.D.1216

    Kyutacar

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    CiNii Article

  • Mapping Test Power to Functional Power Through Smart X-Filling for LOS Scheme 査読有り 国際誌

    F. Wu, L. Dilillo, A. Bosio, P. Girard, M. Tehranipoor, K. Miyase, X. Wen, N. Ahmed

    IEEE International Workshop on Impact of Low-Power design on Test and Reliability   4 Pages   2011年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Norway   Trodheim   2011年05月26日  -  2011年05月27日

    主要論文集(会議)

  • Layout-Aware Pattern Evaluation and Analysis for Power-Safe Application of TDF Patterns 査読有り 国際誌

    H. Salmani, W. Zhao, M. Tehranipoor, S. Chacravarty, P. Girard, X. Wen

    IEEE International Workshop on Impact of Low-Power design on Test and Reliability   4 Pages   2011年05月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Norway   Trodheim   2011年05月26日  -  2011年05月27日

    主要論文集(会議)

  • Power-Aware Test Generation with Guaranteed Launch Safety for At-Speed Scan Testing 査読有り 国際誌

    X. Wen, K. Enokimoto, K. Miyase, Y. Yamato, M. Kochte, S. Kajihara, P. Girard, M. Tehranipoor

    IEEE VLSI Test Symposium   166 - 171   2011年05月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Dana Point   2011年05月01日  -  2011年05月05日

    主要論文集(会議)

    DOI: 10.1109/VTS.2011.5783778

    Scopus

  • Power Reduction Through X-filling of Transition Fault Test Vectors for LOS Testing 査読有り 国際誌

    F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen, N. Ahmed

    6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era   1 - 6   2011年04月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Greece   Athens   2011年04月06日  -  2011年04月08日

    主要論文集(会議)

    DOI: 10.1109/DTIS.2011.5941434

    Scopus

  • A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing 査読有り 国際誌

    Y. Yamato, X. Wen, K. Miyase, H. Furukawa, S. Kajihara

    IEICE Transactions on Information and Systems   E94-D ( 4 )   833 - 840   2011年04月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1587/transinf.E94.D.833

    Kyutacar

    Scopus

    CiNii Article

  • Transition-Time-Relation Based Capture-Safety Checking for At-Speed Scan Test Generation 査読有り 国際誌

    K. Miyase, X. Wen, M. Aso, H. Furukawa, Y. Yamato, S. Kajihara

    Design, Automation and Test in Europe   895 - 898   2011年03月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    France   Grenoble   2011年03月14日  -  2011年03月18日

    Excessive capture power in at-speed scan testing may cause timing failures, resulting in test-induced yield loss. This has made capture-safety checking mandatory for test vectors. This paper presents a novel metric, called the TTR (Transition-Time-Relation-based) metric, which takes transition time relations into consideration in capture-safety checking. Capture-safety checking with the TTR metric greatly improves the accuracy of test vector sign-off and low-capture-power test generation. © 2011 EDAA.

    Scopus

    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=79957551358&origin=inward

  • Using Launch-on-Capture for Testing Scan Designs Containing Synchronous and Asynchronous Clock Domains 査読有り 国際誌

    S. Wu,L.-T. Wang,X. Wen,Z. Jiang,M. Hsiao,W.-B. Jone,L. Tan,Y. Zhang,Y. Hu,C.-M. Li,Member,J.-L. Huang,L. Yu

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   30 ( 3 )   455 - 463   2011年03月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1109/TCAD.2010.2092510

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  • X-Identification of Transition Delay Fault Tests for Launch-off Shift Scheme 査読有り 国際誌

    K. Miyase,F. Wu,L. Dilillo,A. Bosio,P. Girard,X. Wen,S. Kajihara

    IEEE Workshop on RTL and High Level Testing   125 - 129   2010年12月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Shanghai   2010年12月05日  -  2010年12月06日

    主要論文集(会議)

  • Hybrid Memory Built-In Self-Test Architecture for Multi-port Static RAMs 査読有り 国際誌

    L. Yu, J. Hung, B. Sheu, B. Huynh, L. Nguyen, S. Wu, L.-T. Wang, X. Wen

    IEEE Int Symposium on Defect and Fault Tolerance in VLSI Systems   331 - 339   2010年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Kyoto   2010年11月06日  -  2010年11月08日

    主要論文集(会議)

    DOI: 10.1109/DFT.2010.47

  • Low-Capture-Power Post-Processing Test Vectors for Test Compression Using SAT Solver 査読有り 国際誌

    K. Miyase,M. A. Kochte,X. Wen,S. Kajihara,H.-J. Wunderlich

    IEEE Workshop on Defect and Date Driven Testing   4 Pages   2010年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Austin   2010年11月04日  -  2010年11月05日

    主要論文集(会議)

  • Is Test Power Reduction Through X-Filling Good Enough? 査読有り 国際誌

    F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen, N. Ahmed

    IEEE International Test Conference   805 - 805   Poster   2010年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Austin   2010年11月02日  -  2010年11月04日

    DOI: 10.1109/TEST.2010.5699297

    Scopus

  • On Test Pattern Compaction with Multi-Cycle and Multi-Observation Scan Test 査読有り 国際誌

    S. Kajihara, M. Matsuzono, H. Yamaguchi, Y. Sato, K. Miyase, X. Wen

    10th International Symposium on Communications and Information Technologies   723 - 726   2010年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Tokyo   2010年10月26日  -  2010年10月29日

    This paper proposes a test compaction method for full scan circuits based on multiple capture clock cycles. The multiple cycle test applies more than one capture clock signals for a circuit after scan shift operation, while the capture clock cycle of the conventional scan test is one. Because every captured value at scan flip-flops is used for fault detection, the opportunity of fault detection for each fault increases. As a result, the number of test vectors would be decreased compared with the single cycle mode. Such a test compaction method would be useful in field test that requires less test data so as to store them on-chip. Experimental results show that the proposed method is effective for test compaction. ©2010 IEEE.

    DOI: 10.1109/ISCIT.2010.5665084

    Scopus

    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=78651251137&origin=inward

  • Case Studies on Transition Fault Test Generation for At-Speed Scan Testing 査読有り 国際誌

    N. A. Zakariz, E. V. Bautista, S. M. Jusoh, W. F. Lee, X. Wen

    IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems   180 - 188   2010年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Kyoto   2010年10月06日  -  2010年10月08日

    主要論文集(会議)

    DOI: 10.1109/DFT.2010.29

    Scopus

  • Logic BIST Architecture Using Staggered Launch-on-Shift for Testing Designs Containing Asynchronous Clock Domains 査読有り 国際誌

    S. Wu,L.-T. Wang,L. Yu,H. Furukawa,X. Wen,W.-B. Jone,N. A. Touba,F. Zhao,J. Liu,H.-J. Chao,F. Li,Z. Jiang

    IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems   358 - 366   2010年10月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Kyoto   2010年10月06日  -  2010年10月08日

    主要論文集(会議)

    DOI: 10.1109/DFT.2010.50

    Scopus

  • On Delay Test Quality for Test Cubes 査読有り 国際誌

    S. Oku, S. Kajihara, Y. Sato, K. Miyase, X. Wen

    IPSJ Transactions on System LSI Design Methodology   3   283 - 291   2010年08月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.2197/ipsjtsldm.3.283

    Kyutacar

    Scopus

    CiNii Article

  • A Comprehensive Analysis of Transition Fault Coverage and Test Power Dissipation for LOS and LOC Schemes 査読有り 国際誌

    F. Wu,L. Dilillo,A. Bosio,P. Girard,S. Pravossoudovitch,A. Virazel,M. Tehranipoor,X. Wen,N. Ahmed

    ASP Journal of Lower Power Electronics   6 ( 2 )   359 - 374   2010年08月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1166/jolpe.2010.1086

    Scopus

  • A Study of Capture-Safe Test Generation Flow for At-Speed Testing 査読有り 国際誌

    K. Miyase, X. Wen, S. Kajihara, Y. Yamato, A. Takashima, H. Furukawa, K. Noda, H. Ito, K. Hatayama, T. Aikyo, K. K. Saluja

    IEICE Transactions on Information and Systems   E93-A ( 7 )   1309 - 1318   2010年07月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1587/transfun.E93.A.1309

    Scopus

    CiNii Article

  • On Estimation of NBTI-Induced Delay Degradation 査読有り 国際誌

    M. Noda, S. Kajihara, Y. Sato, K. Miyase, X. Wen, Y. Miura

    IEEE European Test Symposium   107 - 111   2010年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Czech   Prague   2010年05月24日  -  2010年05月28日

    主要論文集(会議)

    DOI: 10.1109/ETSYM.2010.5512772

    Scopus

  • Analysis of Power Consumption and Transition Fault Coverage for LOS and LOC Testing Schemes 査読有り 国際誌

    F. Wu, L. Dilillo, A. Bosio, P. Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, J. Ma, W. Zhao, X. Wen

    IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems   376 - 381   2010年04月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Austria   Vienna   2010年04月14日  -  2010年04月16日

    主要論文集(会議)

    DOI: 10.1109/DDECS.2010.5491748

    Scopus

  • High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme 査読有り 国際誌

    K. Miyase, X. Wen, H. Furukawa, Y. Yamato, S. Kajihara, P. Girard, L. Wang, M. Tehranipoor

    IEICE Transactions on Information and Systems   E93-D ( 1 )   2 - 9   2010年04月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    At-speed scan testing is susceptible to yield loss risk due to power supply noise caused by excessive launch switching activity. This paper proposes a novel two-stage scheme, namely CTX (Clock-Gating-Based Test Relaxation and X-Filling), for reducing switching activity when a test stimulus is launched. Test relaxation and X-filling are conducted (1) to make as many FFs as possible inactive by disabling corresponding clock control signals of clock-gating circuitry in Stage-1 (Clock- Disabling), and (2) to equalize the input and output values in Stage-2 of as many remaining active FFs as possible (FF-Silencing). CTX effectively reduces launch switching activity and thus yield loss risk even when only a small number of don't care (X) bits are present (as in test compression) without any impact on test data volume, fault coverage, performance, or circuit design. Copyright © 2010 The Institute of Electronics.

    Kyutacar

    Scopus

    その他リンク: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=77950234242&origin=inward

  • CAT (Critical-Area-Targeted): A New Paradigm for Reducing Yield Loss Risk in At-Speed Scan Testing 招待有り 査読有り 国際誌

    X. Wen, K. Enokimoto, K. Miyase, S. Kajihara, M. Aso, H. Furukawa

    Symposium II (International Semiconductor Technology Conference & China Semiconductor Technology International Conference)   197 - 202   2010年03月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Shanghai   2010年03月18日  -  2010年03月19日

    主要論文集(会議)

    DOI: 10.1149/1.3360619

    Scopus

  • Using Launch-on-Capture for Testing BIST Designs Containing Synchronous and Asynchronous Clock Domains 査読有り 国際誌

    L.-T. Wang,X. Wen,S. Wu,H. Furukawa,H.-J. Chao,B. Sheu,J. Guo,and W.-B. Jone

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   29 ( 2 )   299 - 312   2010年02月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1109/TCAD.2009.2035483

    Scopus

  • A Path Selection Method for Delay Test Targeting Transistor Aging 査読有り 国際誌

    M. Noda,S. Kajihara,Y. Sato,K. Miyase,X. Wen,and Y. Miura

    IEEE International Workshop on Reliability Aware System Design and Test   57 - 61   2010年01月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   Bangalore   2010年01月07日  -  2010年01月08日

    主要論文集(会議)

  • X-Identification According to Required Distribution for Industrial Circuits 査読有り 国際誌

    I. Beppu,K. Miyase,Y. Yamato,X. Wen,and S. Kajihara

    IEEE Workshop on RTL and High Level Testing   76 - 81   2009年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Hong Kong   Hong Kong   2009年11月27日  -  2009年11月28日

    主要論文集(会議)

  • CAT: A Critical-Area-Targeted Test Set Modification Scheme for Reducing Launch Switching Activity in At-Speed Scan Testing 査読有り 国際誌

    K. Enokimoto,X. Wen,Y. Yamato,K. Miyase,H. Sone,S. Kajihara,M. Aso,and H. Furukawa

    IEEE Asian Test Symposium   99 - 104   2009年11月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Taichung   2009年11月23日  -  2009年11月26日

    主要論文集(会議)

    DOI: 10.1109/ATS.2009.22

    Kyutacar

  • A GA-Based Method for High-Quality X-Filling to Reduce Launch Switching Activity in At-speed Scan Testing 査読有り 国際誌

    Y. Yamato,X. Wen,K. Miyase,H. Furukawa,and S. Kajihara

    IEEE 15th Pacific Rim International Symposium on Dependable Computing   81 - 86   2009年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Shanghai   2009年11月16日  -  2009年11月18日

    主要論文集(会議)

    DOI: 10.1109/PRDC.2009.21

    Kyutacar

  • Optimizing the Percentage of X-Bits to Reduce Switching Activity 査読有り 国際誌

    I. Beppu,K. Miyase,Y. Yamato,X. Wen,and S. Kajihara

    IEEE Workshop on Defect and Date Driven Testing   4 Pages   2009年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Austin   2009年11月05日  -  2009年11月06日

    主要論文集(会議)

  • A Novel Post-ATPG IR-Drop Reduction Scheme for At-Speed Scan Testing in Broadcast-Scan-Based Test Compression Environment 査読有り 国際誌

    K. Miyase,K. Noda,H. Ito,K. Hatayama,T. Aikyo,Y. Yamato,X. Wen,and S. Kajihara

    IEEE/ACM International Conference on Computer Aided Design   97 - 104   2009年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2009年11月02日  -  2009年11月05日

    主要論文集(会議)

    DOI: 10.1145/1687399.1687420

  • Power Supply Noise Reduction for At-Speed Scan Testing in Linear-Decompression Environment 査読有り 国際誌

    M.-F. Wu,J.-L. Huang,X. Wen,K. Miyase

    IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems   28 ( 11 )   1767 - 1776   2009年11月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1109/TCAD.2009.2030440

  • シグナルインテグリティ考慮型LSIテストを目指して 招待有り 査読有り

    温 暁青

    信頼性学会誌   31 ( 7 )   498 - 505   2009年10月

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    Kyutacar

  • LSI回路の低キャプチャ電力テスト生成技術 招待有り 査読有り

    温暁青

    情報・システムソサイエティ誌 ( 電子情報通信学会 情報・システムソサイエティ )   14 ( 2 )   16 - 16   2009年08月

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    担当区分:責任著者   記述言語:日本語   掲載種別:記事・総説・解説・論説等(その他)

  • On Calculation of Delay Range in Fault Simulation for Test Cubes 査読有り 国際誌

    S. Oku,S. Kajihara,K. Miyase,X. Wen,Y. Sato

    International Symposium on VLSI Design, Automation, and Test   64 - 67   2009年04月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Taiwan   Hsinchu   2009年04月28日  -  2009年04月30日

    主要論文集(会議)

    DOI: 10.1109/VDAT.2009.5158096

  • Power-Aware Test Generation for Reducing Yield Loss Risk in At-Speed Scan Testing 招待有り 査読有り 国際誌

    Y. Yamato,X. Wen,K. Miyase,H. Furukawa,S. Kajihara

    Metrology, Reliability and Testing (International Semiconductor Technology Conference & China Semiconductor Technology International Conference)   231 - 236   2009年03月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   上海   2009年03月19日  -  2009年03月20日

    主要論文集(会議)

  • Turbo1500: Core-Based Design for Test and Diagnosis Using IEEE Std. 1500 査読有り 国際誌

    L..-T. Wang,R. Apte,S. Wu,B. Sheu,K.-J. Lee,X. Wen,W.-B. Jone,C.-H. Yeh,J. Guo,J. Liu,Y.-C. Sung

    IEEE Design & Test of Computers   26 ( 1 )   26 - 35   2009年01月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    DOI: 10.1109/MDT.2009.21

  • On Delay Calculation in 3-valued Fault Simulation 査読有り 国際誌

    S. Oku,S. Kajihara,K. Miyase,X. Wen,Y. Sato

    IEEE Workshop on RTL and High Level Testing   123 - 128   2008年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    日本   札幌   2008年11月27日  -  2008年11月28日

    主要論文集(会議)

  • CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme for Reducing Yield Loss Risk in At-Speed Scan Testing 査読有り 国際誌

    H. Furukawa,X. Wen,K. Miyase,Yuta Yamato,S. Kajihara,Patrick Girard,L.-T. Wang,M. Teharanipoor

    IEEE Asian Test Symposium   397 - 402   2008年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Sapporo   2008年11月24日  -  2008年11月27日

    主要論文集(会議)

    DOI: 10.1109/ATS.2008.27

    Kyutacar

  • Practical Challenges in Logic BIST Implementation  Case Studies 査読有り 国際誌

    S. Wu,H. Furukawa,B. Sheu,L.-T. Wang,H.-J. Chao,L. Yu,X. Wen,M. Murakami

    IEEE Asian Test Symposium   265 - 265   2008年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Sapporo   2008年11月24日  -  2008年11月27日

    主要論文集(会議)

    DOI: 10.1109/ATS.2008.59

  • Effective IR-Drop Reduction in At-Speed Scan Testing Using Distribution-Controlling X-Identification 査読有り 国際誌

    K. Miyase,K. Noda,H. Ito,K. Hatayama,T. Aikyo,Y. Yamato,H. Furukawa,X. Wen,S. Kajihara

    IEEE/ACM International Conference on Computer Aided Design   52 - 58   2008年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2008年11月10日  -  2008年11月13日

    主要論文集(会議)

    DOI: 10.1109/ICCAD.2008.4681551

  • Identification of IR-drop Hot-spots in Defective Power Distribution Network Using TDF ATPG 査読有り 国際誌

    J. Ma,J. Lee,M. Tehranipoor,X. Wen,A. Crouch

    IEEE Workshop on Defect and Date Driven Testing   7 Pages   2008年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2008年10月30日  -  2008年10月31日

    主要論文集(会議)

  • GA-Based X-Filling for Reducing Launch Switching Activity in At-Speed Scan Testing 査読有り 国際誌

    Y. Yamato,X. Wen,K. Miyase,H. Furukawa,S. Kajihara

    IEEE Workshop on Defect and Date Driven Testing   4 Pages   2008年10月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2008年10月30日  -  2008年10月31日

    主要論文集(会議)

  • Turbo1500: Toward Core-Based Design for Test and Diagnosis Using IEEE Std. 1500 査読有り 国際誌

    L.-T. Wang,R. Apte,S. Wu,B. Sheu,K.-J. Lee,X. Wen,W.-B. Jone,C.-H. Yeh,J. Guo,J. Liu,Y.-C. Sung

    IEEE International Test Conference   Paper 29.3   2008年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2008年10月28日  -  2008年10月30日

    主要論文集(会議)

    DOI: 10.1109/TEST.2008.4700630

  • Reducing Power Supply Noise in Linear-Decompressor-Based Test Data Compression Environment for At-Speed Scan Testing 査読有り 国際誌

    M.-F. Wu,J.-L. Huang,X. Wen,K. Miyase

    IEEE International Test Conference   Paper 13.1   2008年10月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2008年10月28日  -  2008年10月30日

    主要論文集(会議)

    DOI: 10.1109/TEST.2008.4700584

  • On Optimizing Pattern Count and ATPG Time Using A Hybrid Single-Capture Scheme for Testing Scan Designs 査読有り 国際誌

    B. Sheu,L.-T. Wang,Z. Jiang,J. Soong,S. Wu,R. Apte,X. Wen,C.-M. Li

    IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems   143 - 151   2008年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Cambridge   2008年10月01日  -  2008年10月03日

    主要論文集(会議)

    DOI: 10.1109/DFT.2008.29

    Scopus

  • Estimation of Delay Test Quality and Its Application to Test Generation 査読有り 国際誌

    S. Kajihara,S. Morishima,M. Yamamoto,X. Wen,M. Fukunaga,K. Hatayama,T. Aikyo

    IPSJ Transaction of System LSI Design Methodology   1   104 - 115   2008年08月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.2197/ipsjtsldm.1.104

  • Test Strategies for Low-Power Devices 招待有り 査読有り 国際誌

    C. P. Ravikumar,M. Hirech,X. Wen

    Journal of Low Power Electronics   4 ( 2 )   127 - 138   2008年08月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1166/jolpe.2008.174

  • A Capture-Safe Test Generation Scheme for At-Speed Scan Testing 査読有り 国際誌

    X. Wen,K. Miyase,S. Kajihara,H. Furukawa,Y. Yamato,A. Takashima,K. Noda,H. Ito,K. Hatayama,T. Aikyo,K. K. Saluja

    IEEE European Test Symposium   55 - 60   2008年05月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Italy   Verbania   2008年05月25日  -  2008年05月29日

    主要論文集(会議)

    DOI: 10.1109/ETS.2008.13

    Kyutacar

  • Diagnosis of Realistic Defects Based on X-Fault Model 査読有り 国際誌

    I. Polian,Y. Nakamura,P. Engelke,S. Spinner,K. Miyase,S. Kajihara,B. Becker,X. Wen

    IEEE International Workshop on Design and Diagnostics of Electronic Circuits and Systems   263 - 266   2008年04月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Slovakia   Bratislava   2008年04月16日  -  2008年04月18日

    主要論文集(会議)

    DOI: 10.1109/DDECS.2008.4538798

  • Test Strategies for Low-Power Devices 招待有り 査読有り 国際誌

    C. P. Ravikumar,M. Hirech,X. Wen

    Design Automation, and Test in Europe   728 - 733   2008年03月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Germany   Munich   2008年03月10日  -  2008年03月14日

    DOI: 10.1145/1403375.1403552

    Kyutacar

  • A Novel Per-Test Fault Diagnosis Method Based On the Extended X-Fault Model for Deep-Submicron LSI Circuits 査読有り 国際誌

    Y. Yamato,Y. Nakamura,K. Miyase,X. Wen,and S. Kajihara

    IEICE Transactions on Information and Systems   E91-D ( 3 )   667 - 674   2008年03月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    Kyutacar

  • VirtualScan: A Test Compression Technology Using Combinational Logic and One-Pass ATPG 査読有り 国際誌

    L.-T. Wang,X. Wen,S. Wu,Z. Wang,Z. Jiang,B. Sheu,X. Gu

    IEEE Design & Test of Computers   25 ( 2 )   122 - 130   2008年03月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1109/MDT.2008.56

  • On Detection of Bridge Defects with Stuck-at Tests 査読有り 国際誌

    K. Miyase,K. Terashima,X. Wen,S. Kajiihara,and S. M Reddy

    IEICE Transactions on Information and Systems   E91-D ( 3 )   683 - 689   2008年03月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    Kyutacar

  • Low Capture Switching Activity Test Generation for Reducing IR-Drop in At-Speed Scan Testing 査読有り 国際誌

    X. Wen,K. Miyase,T. Suzuki,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    Journal of Electronic Testing: Theory and Applications, Special Issue on Low Power Testing   24 ( 4 )   379 - 391   2008年01月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1007/s10836-007-5033-3

  • Estimation of Delay Test Quality and Its Application to Test Generation 査読有り 国際誌

    S. Kajihara,S. Morishima,M. Yamamoto,X. Wen,M. Fukunaga,K. Hatayama,and T. Aikyo

    IEEE/ACM International Conference on Computer Aided Design   413 - 417   2007年11月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose, CA   2007年11月05日  -  2007年11月08日

    主要論文集(会議) 代表的研究業績

  • A Method for Improving the Bridging Defect Coverage of a Transition Delay Test Set 査読有り 国際誌

    K. Miyase,X. Wen,S. Kajihara,M. Haraguchi,H. Furukawa

    IEEE International Workshop on Defect Based Testing   51 - 56   2007年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara, CA   2007年10月25日  -  2007年10月26日

    主要論文集(会議)

  • A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing 査読有り 国際誌

    X. Wen,K. Miyase,S. Kajihara,T. Suzuki,Y. Yamato,P. Girard,Y. Ohsumi,and L.-T. Wang

    IEEE International Test Conference   25.1   2007年10月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2007年10月21日  -  2007年10月26日

    主要論文集(会議)

    DOI: 10.1109/TEST.2007.4437632

    Kyutacar

  • A Novel ATPG Method for Capture Power Reduction During Scan Testing 査読有り 国際誌

    X. Wen,S. Kajiihara,K. Miyase,T. Suzuki,K. K. Saluja,L.-T. Wang,K. Kinoshita

    IEICE Transactions on Information and Systems   E90-D ( 9 )   1398 - 1405   2007年09月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

    Kyutacar

  • Critical-Path-Aware X-Filling for Effective IR-Drop Reduction in At-Speed Scan Testing 査読有り 国際誌

    X. Wen,K. Miyase,T. Suzuki,S. Kajihara,Y. Ohsumi,K. K. Saluja

    IEEE/ACM Design Automation Conference   527 - 532   2007年06月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Diego   2007年06月04日  -  2007年06月08日

    主要論文集(会議)

  • An Improved Method of Per-Test X-Fault Diagnosis for Deep-Submicron LSI Circuits 査読有り 国際誌

    X. Wen,Y. Yamato,K. Miyase,S. Kajihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEEE Workshop on RTL and High Level Testing   55 - 60   2006年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    日本   福岡   2006年11月23日  -  2006年11月24日

    主要論文集(会議) 代表的研究業績

    Kyutacar

  • Test Data Compression Based on Clustered Random Access Scan 査読有り 国際誌

    Y. Hu,C. Li,J. Li,Y. Han,X. Li,W. Wang,H. Li,L.-T. Wang,X. Wen

    IEEE Asian Test Symposium   231 - 236   2006年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Fukuoka   2006年11月20日  -  2006年11月23日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/ATS.2006.261025

  • A Per-Test Fault Diagnosis Method Based on the X-Fault Model 査読有り 国際誌

    X. Wen,S. Kajiihara,K. Miyase,Y. Yamato,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEICE Transactions on Information and Systems   E89-D ( 11 )   2756 - 2765   2006年11月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

  • A Novel and Practical Control Scheme for Inter-Clock At-Speed Testing 査読有り 国際誌

    H. Furukawa,X. Wen,L.-T. Wang,B. Sheu,Z. Jiang,S. Wu

    IEEE International Test Conference   Paper 17.2   2006年10月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2006年10月24日  -  2006年10月26日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/TEST.2006.297641

    Kyutacar

  • A Framework of High-quality Transition Fault ATPG for Scan Circuits 査読有り 国際誌

    S. Kajihara,S. Morishima,A. Takuma,X. Wen,T. Maeda,S. Hamada,Y. Sato

    IEEE International Test Conference   Paper 2.1   2006年10月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Santa Clara   2006年10月24日  -  2006年10月26日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/TEST.2006.297683

  • A Highly-Guided X-Filling Method for Effective Low-Capture-Power Scan Test Generation 査読有り 国際誌

    X. Wen,K. Miyase,T. Suzuki,Y. Yamato,S. Kajihara,L.-T. Wang,K. K. Saluja

    IEEE International Conference on Computer Design   251 - 258   2006年10月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2006年10月01日  -  2006年10月04日

    代表的研究業績

    DOI: 10.1109/ICCD.2006.4380825

    Kyutacar

  • Compression/Scan Co-Design for Reducing Test Data Volume, Scan-in Power Dissipation, and Test Application Time 査読有り 国際誌

    Y. Hu,Y. Han,X. Li,H. Li,X. Wen

    IEICE Transactions on Information and Systems   E89-D ( 10 )   2616 - 2625   2006年10月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    DOI: 10.1093/ietisy/e89-d.10.2616

    Kyutacar

  • Hybrid Fault Simulation with Compiled and Event-Driven Methods 査読有り 国際誌

    K. Taniguchi,H. Fujii,S. Kajihara,X. Wen

    IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology   240 - 243   2006年09月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Tunisia   Tunis   2006年09月05日  -  2006年09月07日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/DTIS.2006.1708670

  • A New Method for Low-Capture-Power Test Generation for Scan Testing 査読有り 国際誌

    X. Wen,Y. Yamashita,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEICE Transactions on Information and Systems   E89-D ( 5 )   1679 - 1686   2006年05月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

    Kyutacar

  • A New ATPG Method for Efficient Capture Power Reduction During Scan Testing 査読有り 国際誌

    X. Wen,S. Kajihara,K. Miyase,T. Suzuki,K. K. Saluja,L.-T. Wang,K. S. Abdel-Hafez,K. Kinoshita

    IEEE VLSI Test Symposium   58 - 63   2006年04月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Berkeley   2006年04月30日  -  2006年05月04日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/VTS.2006.8

    Kyutacar

  • A Dynamic Test Compaction Procedure for High-quality Path Delay Testing 査読有り 国際誌

    M. Fukunaga,S. Kajihara,X. Wen,T. Maeda,S. Hamada,Y. Sato

    IEEE/ACM Asian and South Pacific Design Automation Conference   348 - 353   2006年01月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Yokohama   2006年01月23日  -  2006年01月26日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1145/1118299.1118388

  • On Improving Defect Coverage of Stuck-at Fault Tests 査読有り 国際誌

    K. Miyase, K. Terashima, S. Kajihara, X. Wen, S. M. Reddy

    IEEE Asian Test Symposium   216 - 223   2005年12月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    India   Calcutta   2005年12月18日  -  2005年12月21日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/ATS.2005.84

  • Compression/Scan Co-Design for Reducing Test Data Volume, Scan-In Power Dissipation and Test Application Time 査読有り 国際誌

    Y. Hu, Y. Han, X. Li, H. Li, X. Wen

    IEEE Pacific Rim International Symposium on Dependable Computing   8 - 8   2005年12月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Changsha   2005年12月12日  -  2005年12月14日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/PRDC.2005.26

  • Efficient Test Set Modification for Capture Power Reduction 査読有り 国際誌

    X. Wen,T. Suzuki,S. Kajihara,K. Miyase,Y. Minamoto,L.-T. Wang,K. K. Saluja

    Jounal of Low Power Electrnics   1 ( 3 )   319 - 330   2005年12月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

    DOI: 10.1166/jolpe.2005.042

    Kyutacar

  • UltraScan: Using Time-Division Demultiplexing/Multiplexing (TDDM/TDM) with VirtualScan for Test Cost Reduction 査読有り 国際誌

    S. Wu,L.-T. Wang,K. S. Abdel-Hafez,B. Sheu,F. Hsu,S. Lin,M. Chang,X. Wen

    IEEE International Test Conference   Paper 36.4   2005年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Austin   2005年11月06日  -  2005年11月11日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/TEST.2005.1584060

  • Low-Capture-Power Test Generation for Scan-Based At-Speed Testing 査読有り 国際誌

    X. Wen,Y. Yamashita,S. Morishima,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEEE International Test Conference   Paper 39.2   2005年11月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Austin   2005年11月06日  -  2005年11月11日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/TEST.2005.1584068

    Kyutacar

  • At-Speed Logic BIST Archtecture for Multiple-Clock Circuits 査読有り 国際誌

    L.-T. Wang,X. Wen,B. Hsu,S. Wu,J. Guo

    IEEE International Conference on Computer Design   475 - 478   2005年10月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2005年10月02日  -  2005年10月05日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/ICCD.2005.119

  • Wrapper Scan Chains Design for Rapid and Low Power Testing of Embedded Cores 査読有り 国際誌

    Y. Han, Y. Hu, X. Li, H. Li, A. Chandra, X. Wen

    IEICE Transactions on Information and Systems   E88-D ( 9 )   2126 - 2134   2005年09月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌

    Kyutacar

  • On Quantifying Observability for Fault Diagnosis of VLSI Circuits 査読有り 国際誌

    N. Toyota,X. Wen,S. Kajihara,M. Sanada

    IEEE Workshop on RTL and High Level Testing   192 - 197   2005年07月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Harbin   2005年07月20日  -  2005年07月21日

    主要論文集(会議) 代表的研究業績

  • A Method for Low-Capture-Power At-Speed Test Generation 査読有り 国際誌

    X. Wen,Y. Yamashita,S. Morishima,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEEE Workshop on RTL and High Level Testing   40 - 49   2005年07月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Harbin   2005年07月20日  -  2005年07月21日

    主要論文集(会議) 代表的研究業績

  • Path Delay Test Compaction with Process Variation Tolerance 査読有り 国際誌

    S. Kajihara,M. Fukunaga,X. Wen,T. Maeda,S. Hamada,Y. Sato

    IEEE/ACM Design Automation Conference   845 - 850   2005年06月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Anaheim, CA   2005年06月13日  -  2005年06月17日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/DAC.2005.193933

  • On the Extraction of a Minimum Cube to Justify Signal Line Values 査読有り 国際誌

    K. Miyase,S. Nagayama,S. Kajihara,X. Wen,S. M. Reddy

    IEEE European Test Symposium   79 - 84   2005年05月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Estonia   Tallinn   2005年05月22日  -  2005年05月25日

    主要論文集(会議) 代表的研究業績

  • On Low-Capture-Power Test Generation for Scan Testing 査読有り 国際誌

    X. Wen,Y. Yamashita,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita

    IEEE VLSI Test Symposium   265 - 270   2005年05月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Palm Springs   2005年05月01日  -  2005年05月05日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/VTS.2005.60

    Kyutacar

  • On Design for IDDQ-Based Diagnosability of CMOS Circuits Using Multiple Power Supplies 査読有り 国際誌

    X. Wen,S. Kajihara,H. Tamamoto,K. K. Saluja,K. Kinoshita

    IEICE Transactions on Information and Systems   E88-D ( 4 )   703 - 710   2005年04月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

    DOI: 10.1093/ietisy/e88-d.4.703

  • 中間故障電圧値を扱う故障シミュレーションの高速化について 査読有り

    温暁青,梶原誠司,玉本英夫,K. K. Saluja,樹下行三

    電子情報通信学会論文誌D-I   J88-D-I ( 4 )   906 - 907   2005年04月

     詳細を見る

    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

  • At-Speed Logic BIST for IP Cores 査読有り 国際誌

    B. Cheon,E. Lee,L.-T. Wang,X. Wen,P. Hsu,J. Cho,J. Park,H. Chao,S. Wu

    Design Automation, and Test in Europe   860 - 861   2005年03月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Germany   Munich   2005年03月07日  -  2005年03月11日

    主要論文集(会議)

    DOI: 10.1109/DATE.2005.70

    Kyutacar

  • Fault Diagnosis for Physical Defects using Unknown Behavior Model 査読有り 国際誌

    X. Wen,H. Tamamoto,K. K. Saluja,K. Kinoshita

    Journal of Computer Science and Technology   20 ( 2 )   187 - 194   2005年03月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)

    主要雑誌 代表的研究業績

    DOI: 10.1007/s11390-005-0187-x

  • Test Compression for Scan Circuits Using Scan Polarity Adjustment and Pinpoint Test Relaxation 査読有り 国際誌

    Y. Doi,S. Kajihara,X. Wen,L. Li,and K. Chakrabarty

    ACM Asian and South Pacific Design Automation Conference   59 - 64   2005年01月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    China   Shanghai   2005年01月18日  -  2005年01月21日

    主要論文集(会議)

    DOI: 10.1109/ASPDAC.2005.1466130

  • On Extraction of a Cube with the Minimum Number of Literals from a Given Input Vector 査読有り 国際誌

    K. Miyase,S. Nagayama,S. Kajihara,X. Wen,and S. M. Reddy

    IEEE Workshop on RTL and High Level Testing   71 - 76   2004年11月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    Japan   Osaka   2004年11月11日  -  2004年11月12日

    主要論文集(会議)

  • On Per-Test Fault Diagnosis Using the X-Fault Model 査読有り 国際誌

    X. Wen,T. Miyoshi,S. Kajiihara,L. Wang,K. K. Saluja,and K. Kinoshita

    IEEE/ACM International Conference on Computer Aided Design   633 - 640   2004年11月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   San Jose   2004年11月07日  -  2004年11月11日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/ICCAD.2004.1382653

  • VirtualScan: A New Compressed Scan Technology for Test Cost Reduction 査読有り 国際誌

    L.-T. Wang,X. Wen,H. Furukawa,F. Hsu,S. Lin,S. Tsai,K. S. Abdel-Hafez,S. Wu

    IEEE International Test Conference   916 - 925   2004年10月

     詳細を見る

    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)

    USA   Charlotte   2004年10月26日  -  2004年10月28日

    主要論文集(会議) 代表的研究業績

    DOI: 10.1109/TEST.2004.1387356

    Kyutacar

  • ロジックBIST技術の現状と課題 招待有り 査読有り

    温暁青,梶原誠司

    日本信頼性学会誌 ( 未設定 )   26 ( 4 )   252 - 262   2004年06月

     詳細を見る

    担当区分:責任著者   記述言語:日本語   掲載種別:記事・総説・解説・論説等(その他)

    Kyutacar

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著書

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 入門編(改訂版)

    温暁青、畠山一実(共著)

    日経BPコンサルティング  2020年12月  ( ISBN:978-4864431361

     詳細を見る

    記述言語:日本語

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 応用編

    温暁青、畠山一実(共著)

    日経BPコンサルティング  2019年04月  ( ISBN:978-4864431309

     詳細を見る

    記述言語:日本語

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 半導体テスト技術者検定3級 問題集

    温暁青、畠山一実(共著)

    日経BPコンサルティング  2014年12月  ( ISBN:978-4-8644-3071-5

     詳細を見る

    記述言語:日本語

  • Chapter 9 "Low-Power Testing for 2D/3D Devices and Systems" in Design of 3D Integrated Circuits and Systems

    Rohit Sharma, 他(共著)

    CRC Press  2014年11月  ( ISBN:9781466589407

     詳細を見る

    記述言語:英語

  • 第3章 "半導体製品の分類"、はかる×わかる半導体 入門編

    温暁青、畠山一実(共著)

    日経BPコンサルティング  2013年05月  ( ISBN:978-4-8644-3039-5

     詳細を見る

    記述言語:日本語

  • Chapter 20 "Low-Power Testing for Low-Power LSI Circuits", Advanced Circuits for Emerging Technologies

    X. Wen, Y. Zorian(共著)

    John Wiley & Sons  2012年06月  ( ISBN:978-0-470-90005-5

     詳細を見る

    記述言語:英語

  • Power-Aware Testing and Test Strategies for Low Power Devices

    P. Girard, N. Nicolici, X. Wen(共編者(共編著者))

    Springer  2009年11月  ( ISBN:9781441909275

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    記述言語:英語

    Managing the power consumption of circuits & systems is now considered one of the most important challenges for the semiconductor industry. This text explores existing solutions for power-aware test &design-for-test of conventional circuits and systems, & surveys test strategies &EDA solutions for testing low power devices. © Springer Science+Business Media, LLC 2010 All rights reserved.

    Scopus

  • Chapter 3: "Low-Power Test Generation" in Power-Aware Testing and Test Strategies for Low Power Devices

    X. Wen,S. Wang(共著)

    Springer  2009年11月  ( ISBN:978-1441909275

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    記述言語:英語

  • Chapter 7: "Test Synthesis" in Electronic Design Automation: Synthesis, Verification, and Test

    L.-T. Wang, X. Wen, S. Wu(共著)

    Morgan Kaufmann Publishers  2009年03月  ( ISBN:978-0123743640

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    記述言語:英語

  • Chapter 7: "Low-Power Testing" in Advanced SOC Test Architectures Towards Nanometer Designs

    P. Girard,X. Wen, N. A. Touba(共著)

    Morgan Kaufmann Publishers  2007年12月  ( ISBN:978-0123739735

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    記述言語:英語

  • 半導体デバイスの評価・テスト・解析技術

    温暁青,筒井信明,益子洋治,木村祐造,小坂彰(共著)

    九州地域産業活性化センター  2006年10月 

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    記述言語:日本語

  • Chapter 2: "Design for Testability" in VLSI Test Principles and Architectures: Design for Testability

    L.-T. Wang, X. Wen, K. S. Abdel-Hafez(共著)

    Morgan Kaufmann Publishers  2006年07月  ( ISBN:978-0123705976

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    記述言語:英語

  • VLSI Test Principles and Architectures: Design for Testability

    L.-T. Wang, C.-W.Wu, X. Wen(共編者(共編著者))

    Morgan Kaufmann Publishers  2006年07月  ( ISBN:978-0123705976

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    記述言語:英語

  • 半導体テスト技術者育成実証講座 ベーシックコース

    益子洋治,上村正幸,小野陽二,温暁青,筒井信明(共著)

    大分県産業創造機構  2006年01月 

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    記述言語:日本語

  • 半導体テスト技術者育成実証講座 ベーシックコース

    益子洋治,上村正幸,小野陽二,温暁青,筒井信明(共著)

    大分県産業創造機構  2006年01月 

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    記述言語:日本語

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口頭発表・ポスター発表等

  • 実速度スキャンテストにおける高品質なキャプチャ安全性保障型テスト生成について

    西田優一郎

    第66回 FTC 研究会 

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    開催期間: 2012年01月19日 - 2012年01月21日   記述言語:日本語   開催地:日本  

  • New Test Partition Approach for Rotating Test with Lower Rate

    S. Wang

    第66回 FTC 研究会 

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    開催期間: 2012年01月19日 - 2012年01月21日   記述言語:日本語   開催地:日本  

  • テストベクトル変換手法を用いた低消費電力LOS実速度テスト

    宮瀬紘平

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 

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    開催期間: 2011年06月17日   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストベクトルに対する遷移タイミング考慮キャプチャ安全性判定

    情報創成工学専攻, 武田敏秀

    電子情報通信学会技術研究報告 

     詳細を見る

    開催期間: 2011年02月14日   記述言語:日本語   開催地:日本  

  • 知識ベースシステムに基づいたLSIテスト不良原因解析について

    情報創成工学専攻, 武田敏秀

    電子情報通信学会技術研究報告 

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    開催期間: 2010年11月29日   記述言語:日本語   開催地:日本  

  • 部分X分解によるX故障モデルを用いた故障診断手法の高速化

    情報創成工学専攻, 宮瀬紘平

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 

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    開催期間: 2010年02月15日   記述言語:日本語   開催地:日本  

  • 3値テストパターンに対する遅延テスト品質評価とX割当について

    情報創成工学専攻, 奥慎治

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 

     詳細を見る

    開催期間: 2010年02月15日   記述言語:日本語   開催地:日本  

  • フィールドテストにおける巡回テストとテスト集合印加順序について

    情報創成工学専攻, 広実一輝

    第62回 FTC 研究会資料集 

     詳細を見る

    開催期間: 2010年01月21日   記述言語:日本語   開催地:日本  

  • 劣化検知テストにおけるパス選択について

    情報創成工学専攻, 野田光政

    電子情報通信学会技術研究報告, VLD2009-65 

     詳細を見る

    開催期間: 2009年12月04日   記述言語:日本語   開催地:日本  

  • 信号値遷移削減のためのドントケア判定率の最適化に関する研究

    情報創成工学専攻, 別府厳

    電子情報通信学会技術研究報告 VLD2009-55 

     詳細を見る

    開催期間: 2009年12月03日   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストにおけるクリティカルエリア特化型IR-Drop削減手法

    情報創成工学専攻, 榎元和成

    平成21年度 電気関係学会九州支部連合大会予稿集 

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    開催期間: 2009年09月22日   記述言語:日本語   開催地:日本  

  • ブロードキャストスキャン圧縮環境下における実速度テストに対するIR-Drop削減Post-ATPG手法

    情報創成工学専攻, 宮瀬紘平

    第61回 FTC 研究会資料集 

     詳細を見る

    開催期間: 2009年07月16日 - 2009年07月18日   記述言語:日本語   開催地:日本  

  • 先端LSI回路向け低消費電力テスト技術の研究開発

    本人

    福岡・長野クラスターマッチングフォーラム 2009 

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    開催期間: 2009年06月18日   記述言語:日本語   開催地:日本  

  • 論理回路における劣化故障の発生しやすい箇所の推定について

    情報創成工学専攻, 野田光政

    第60回 FTC 研究会資料集 

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    開催期間: 2009年01月   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストにおけるキャプチャセーフテスト生成手法について

    情報創成工学専攻, 高嶋敦之

    電子情報通信学会技術研究報告 

     詳細を見る

    開催期間: 2008年11月   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストにおけるキャプチャ時消費電力削減手法

    情報創成工学専攻, 福澤友晶

    第58回 FTC 研究会資料集 

     詳細を見る

    開催期間: 2008年01月   記述言語:日本語   開催地:日本  

  • 3値論理シミュレーションにおける遅延計算について

    情報創成工学専攻, 福澤友晶

    第59回 FTC 研究会資料集 

     詳細を見る

    開催期間: 2008年01月   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について

    情報創成工学専攻, 福澤友晶

    デザインガイア2007 ディペンダブルコンピューティング研究会, 信学技法, IEICE Technical Report 

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    開催期間: 2007年11月20日   記述言語:日本語   開催地:日本  

  • Per-Test X故障診断手法の 診断分解能向上に関する研究

    情報創成工学専攻, 大谷雅志

    LSIテスティイングシンポジウム2007会議録 

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    開催期間: 2007年11月08日   記述言語:日本語   開催地:日本  

  • 実速度スキャンテストにおけるキャプチャ時の低消費電力テスト生成手法について

    信学技法, IEICE Technical Report 

     詳細を見る

    開催期間: 2007年11月   記述言語:日本語   開催地:日本 北九州市  

  • A Transition Delay Test Generation Method for Capture Power Reduction during At-Speed Scan Testing

    The 7th International Workshop on Microelectronics Assembling and Packaging & Reverse Trade Show 

     詳細を見る

    開催期間: 2007年10月   記述言語:日本語   開催地:日本 北九州市  

  • LSI回路のX故障によるPer-Test故障診断手法の拡張について

    信学技法, IEICE Technical Report 

     詳細を見る

    開催期間: 2007年09月   記述言語:日本語   開催地:日本  

  • 順序回路用故障シミュレーションにおけるコンパイル方式の適用と効果について

    情報処理学会DAシンポジウム2007論文集 

     詳細を見る

    開催期間: 2007年04月   記述言語:日本語   開催地:日本  

  • 遷移遅延故障に対する高品質テスト生成手法について

    IEICE technical report, Dependable Computing 

     詳細を見る

    開催期間: 2007年02月   記述言語:日本語   開催地:日本  

  • 遅延テスト品質の正確な評価法とテスト生成への応用

    第56回 FTC 研究会資料集 

     詳細を見る

    開催期間: 2007年01月   記述言語:日本語   開催地:日本 出雲市  

  • 低消費電力テストのための制約付テスト生成手法について

    電子情報通信学会技術研究報告  

     詳細を見る

    開催期間: 2007年01月   記述言語:日本語   開催地:日本 東京  

  • ブロードサイドテストにおけるN回検出用テストパターンに対するX判定

    電子情報通信学会技術研究報告 

     詳細を見る

    開催期間: 2006年12月   記述言語:日本語   開催地:日本 北九州  

  • A New Per-Test X-Fault Diagnosis for Deep-Submicron LSI Circuits

    LSIテスティイングシンポジウム 

     詳細を見る

    開催期間: 2006年11月   記述言語:日本語   開催地:日本 豊中  

  • コンパイル方式とイベント駆動方式を用いた故障シミュレーションの高速化について

    第55回 FTC 研究会 

     詳細を見る

    開催期間: 2006年07月   記述言語:日本語   開催地:日本 岩手  

  • 縮退故障用テストパターンのブリッジ故障検出率向上手法について

    情報処理学会DAシンポジウム 

     詳細を見る

    開催期間: 2006年07月   記述言語:日本語   開催地:日本 静岡  

  • ブロードサイド方式におけるパス長を考慮した遷移故障用テストパターン生成について

    電子情報通信学会技術研究報告 

     詳細を見る

    開催期間: 2005年12月   記述言語:日本語   開催地:日本 東京  

  • Low-Capture-Power Test Generation for Scan Testing

    本人

    COE workshop for SoC Design Technology and Automation 

     詳細を見る

    開催期間: 2005年09月15日   記述言語:英語   開催地:日本 京都  

  • 縮退故障用テストパターンのブリッジ故障検出率向上手法について

    情報処理学会DAシンポジウム 

     詳細を見る

    開催期間: 2005年08月24日 - 2005年08月26日   記述言語:日本語   開催地:日本 静岡  

  • SoCにおけるブロードキャストスキャンテスト効率化手法について

    第53回 FTC 研究会 

     詳細を見る

    開催期間: 2005年07月14日 - 2005年07月16日   記述言語:日本語   開催地:日本 千葉  

  • 超微細LSIのパス遅延故障に対するテスト圧縮法について

    電子情報通信学会技術研究報告DC2004-107 

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    開催期間: 2005年02月   記述言語:日本語   開催地:日本 東京  

  • スキャンテストにおけるキャプチャ時の消費電力削減を考慮したテスト生成

    第52回 FTC 研究会 

     詳細を見る

    開催期間: 2005年01月20日 - 2005年01月22日   記述言語:日本語   開催地:日本 富山  

  • 故障診断のための観測性の定量化について

    電子情報通信学会技術研究報告ICD2004-212 

     詳細を見る

    開催期間: 2005年01月   記述言語:日本語   開催地:日本 東京  

  • 圧縮化スキャンパタン生成技術

    SEMI Technology Synposium 

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    開催期間: 2004年12月01日 - 2004年12月03日   記述言語:日本語   開催地:日本 千葉  

  • 入力ベクトルからの信号値を正当化する最小キューブ抽出

    電子情報通信学会技術研究報告  

     詳細を見る

    開催期間: 2004年12月   記述言語:日本語   開催地:日本 東京  

  • スキャン極性調節とピンポイントテスト変換によるテスト圧縮

    電子情報通信学会技術研究報告  

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    開催期間: 2004年12月   記述言語:日本語   開催地:日本 東京  

  • X故障モデルを用いたPer-Test故障診断手法に関する研究

    LSIテスティイングシンポジウム 

     詳細を見る

    開催期間: 2004年11月10日 - 2004年11月12日   記述言語:日本語   開催地:日本 豊中  

  • X故障モデルを用いたPer-Test故障診断手法について

    情報処理学会DAシンポジウム 

     詳細を見る

    開催期間: 2004年07月21日 - 2004年07月23日   記述言語:日本語   開催地:日本 静岡  

  • トランジスタ動作を考慮したデジタル回路のテストと解析

    第51回 FTC 研究会 

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    開催期間: 2004年07月15日 - 2004年07月16日   記述言語:日本語   開催地:日本 鹿児島  

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工業所有権

  • MULTIPLE-CAPTURE DFT METHOD FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULTS DURING SELF-TEST OR SCAN-TEST

    L.-T. Wang, P.-C. Hsu, X. Wen

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    出願番号:20160512  出願日:2016年05月12日

    公開番号:20160131707  公開日:2016年05月12日

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    L.-T. WANG, .X. WEN

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    出願番号:20130305200  出願日:2013年11月14日

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    L.-T. WANG, A. Kifli; Augusli, F.-S. Hsu, S.-C. Kao, X. Wen, S.-H. Lin, H.-P. Wang

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    出願番号:20120246604  出願日:2012年09月27日

  • GENERATION DEVICE, CLASSIFICATION METHOD, GENERATION METHOD, AND PROGRAM

    M.-F. Wu, J.-L. Huang, X. Wen, K. Miyase

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    出願番号:20110209024  出願日:2011年08月25日

  • COMPUTER-AIDED DESIGN SYSTEM TO AUTOMATE SCAN SYNTHESIS AT REGISTER-TRANSFER LEVEL

    L.-T. Wang, X. Wen

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    出願番号:20110197171  出願日:2011年08月11日

  • GENERATING DEVICE, GENERATING METHOD, AND PROGRAM

    K. Miyase, X. Wen, S. Kajihara, Y. Yamato

     詳細を見る

    出願番号:20110140734  出願日:2011年06月16日

  • テスト装置、テスト方法、プログラム及び記録媒体

    温暁青、宮瀬紘平、榎元和成

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    出願番号:特願2011-099216  出願日:2011年04月27日

  • Method and Apparatus for Unifying Self-Test with Scan-Test During Prototype Debug and Production Test

    L.-T. Wang, X. Wen

     詳細を見る

    出願番号:20100218062  出願日:2010年08月26日

  • DON'T-CARE-BIT IDENTIFICATION METHOD AND DON'T-CARE-BIT IDENTIFICATION PROGRAM

    K. Miyase, X. Wen, S. Kajihara, Y. Yamato

     詳細を見る

    出願番号:20100218063  出願日:2010年08月26日

  • LOGIC VALUE DETERMINATION METHOD AND LOGIC VALUE DETERMINATION PROGRAM

    K. Miyase, X. Wen, S. Kajihara, Y. Yamato

     詳細を見る

    出願番号:20100205491  出願日:2010年08月12日

  • TEST PATTERN GENERATION METHOD FOR AVOIDING FALSE TESTING IN TWO-PATTERN TESTING FOR SEMICONDUCTOR INTEGRATED CIRCUIT

    X. Wen, K. Miyase, S. Kajihara

     詳細を見る

    出願番号:20100095179  出願日:2010年04月15日

  • DIAGNOSTIC DEVICE, DIAGNOSTIC METHOD, PROGRAM, AND RECORDING MEDIUM

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    出願番号:20100064191  出願日:2010年03月11日

  • 生成装置、判別方法、生成方法及びプログラム

    呉孟帆, 黄俊郎, 温暁青, 宮瀬紘平

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    出願番号:特願2010-534766  出願日:2009年10月05日

    公開番号:再公表10-047219  公開日:2010年04月29日

  • 生成装置、生成方法及びプログラム

    宮瀬紘平, 温暁青, 梶原誠司

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    出願番号:特願2010-525650  出願日:2009年07月30日

    公開番号:再公表10-021233  公開日:2010年02月25日

  • METHOD AND APPARATUS FOR BROADCASTING SCAN PATTERNS IN A SCAN-BASED INTEGRATED CIRCUIT

    L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, T.-C. Yeh, S.-W. Tsai, K.-S. Abdel-Hafez

     詳細を見る

    出願番号:Serial No.: 468909 / Series Code: 12  出願日:2009年05月20日

    公開番号:20090235132  公開日:2009年09月17日

  • 論理値決定方法及び論理値決定プログラム

    宮瀬紘平, 温暁青, 梶原誠司

     詳細を見る

    出願番号:特願2009-538144  出願日:2008年10月16日

    公開番号:再公表09-051193  公開日:2011年03月03日

  • ドントケアビット抽出方法及びドントケアビット抽出プログラム

    宮瀬紘平, 温暁青, 梶原誠司

     詳細を見る

    出願番号:特願2009-538142  出願日:2008年10月16日

    公開番号:再公表09-051191  公開日:2011年03月03日

  • Multiple-Capture DFT system for scan-based integrated circuits

    L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, F.-S. Hsu

     詳細を見る

    出願番号:Serial No.: 285269 / Series Code: 12  出願日:2008年10月01日

    公開番号:20090070646  公開日:2009年03月12日

  • Method and apparatus for unifying self-test with scan-test during prototype debug and production test

    L.-T. Wang, X. Wen, K.-S. Abdel-Hafez, S.-H. Lin, H.-P. Wang, M.-T. Chang, P.-C. Hsu, S.-C. Kao, M.-C. Lin

     詳細を見る

    出願番号:Serial No.: 285225 / Series Code: 12  出願日:2008年09月30日

    公開番号:20090037786  公開日:2009年02月05日

  • GENERATING DEVICE, GENERATING METHOD, PROGRAM AND RECORDING MEDIUM

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    出願番号:Serial No.: 235628 / Series Code: 12  出願日:2008年09月23日

    公開番号:20090019327  公開日:2009年01月15日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test

    L.-T. Wang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, H.-P. Wang, H.-J. Chao, X. Wen

     詳細を見る

    出願番号:Serial No.: 222931 / Series Code: 12  出願日:2008年08月20日

    公開番号:20090132880  公開日:2009年05月21日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, X. Wen, S.-H. Lin, K.-S. Abdel-Hafez

     詳細を見る

    出願番号:Serial No.: 216639 / Series Code: 12  出願日:2008年07月09日

    公開番号:20080276141  公開日:2008年11月06日

  • CONVERSION DEVICE, CONVERSION METHOD, PROGRAM, AND RECORDING MEDIUM

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    出願番号:Serial No.: 129746 / Series Code: 12  出願日:2008年05月30日

    公開番号:20080235543  公開日:2008年09月25日

  • 半導体集積回路の2パターンテストにおける誤テスト回避型テスト入力生成方法

    温暁青, 宮瀬紘平, 梶原誠司

     詳細を見る

    出願番号:特願2009-511784  出願日:2008年04月11日

    公開番号:再公表08-133052  公開日:2010年07月22日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, X. Wen

     詳細を見る

    出願番号:Serial No.: 984316 / Series Code: 11  出願日:2007年11月15日

    公開番号:20080134107  公開日:2008年06月05日

  • GENERATING DEVICE, GENERATING METHOD, PROGRAM AND RECORDING MEDIUM

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    出願番号:PCT/JP2007/068505  出願日:2007年09月25日

    公開番号:20090319842  公開日:2009年12月24日

  • Test Method and Test Program of Semiconductor Logic Circuit Device

    X. Wen, S. Kajihara

     詳細を見る

    出願番号:PCT/JP2006/306142  出願日:2007年08月28日

    公開番号:20090083593  公開日:2009年03月26日

  • Computer-aided design (CAD) multiple-capture DFT system for detecting or locating crossing clock-domain faults

    L.-T. Wang, P.-C. Hsu, X. Wen

     詳細を見る

    出願番号:Serial No.: 806098 / Series Code: 11  出願日:2007年05月30日

    公開番号:20070255988  公開日:2007年11月01日

  • Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques

    L.-T. Wang, M.-T. Chang, H.-J. Chao, X. Wen, P.-C. Hsu

     詳細を見る

    出願番号:Serial No.: 603085 / Series Code: 11  出願日:2006年11月22日

    公開番号:20070168803  公開日:2007年07月19日

  • 診断装置、診断方法、その診断方法をコンピュータに実行させることが可能なプログラム、及びそのプログラムを記録した記録媒体

    温暁青, 梶原誠司, 宮瀬紘平, 皆本義弘, 伊達博

     詳細を見る

    出願番号:特願2006-301012  出願日:2006年11月06日

    公開番号:特開2008-116374  公開日:2006年11月06日

  • 生成装置、生成方法、この方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青, 梶原誠司, 宮瀬紘平, 皆本義弘, 伊達博

     詳細を見る

    出願番号:特願2006-262764  出願日:2006年09月27日

    公開番号:開2008-082867  公開日:2008年04月10日

  • Test vector generating method and test vector generating program of semiconductor logic circuit device

    X. Wen, S. Kajihara

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    出願番号:PCT/JP2006/313848  出願日:2006年07月12日

    公開番号:20090259898  公開日:2009年10月15日

  • 生成装置、生成方法、生成方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青, 梶原誠司, 宮瀬絋平, 皆本義弘, 伊達博

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    出願番号:特願2006-088695  出願日:2006年03月28日

    公開番号:特開2007-263724  公開日:2007年10月11日

  • 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青, 梶原誠司, 宮瀬絋平, 皆本義弘, 伊達博

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    出願番号:特願2005-346613  出願日:2005年11月30日

    公開番号:特開2007-155339  公開日:2007年06月21日

  • Multiple-capture DFT system for scan-based integrated circuits

    L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, F.-S. Hsu

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    出願番号:Serial No.: 151258 / Series Code: 11  出願日:2005年06月14日

    公開番号:20050235186  公開日:2005年10月20日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, X. Wen, S.-H. Lin

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    出願番号:Serial No.: 111908 / Series Code: 11  出願日:2005年04月22日

    公開番号:20050229123  公開日:2005年10月13日

  • 半導体論理回路装置の故障診断方法、装置、及び半導体論理回路装置の故障診断プログラムを記憶した記憶媒体

    温暁青, 梶原誠司

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    出願番号:特願2004-305064  出願日:2004年10月20日

    公開番号:特開2006-118903  公開日:2006年05月11日

  • Method and apparatus for shifting at-speed scan patterns in a scan-based integrated circuit

    L.-T. Wang, K.-S. Abdel-Hafez, X. Wen, B. Sheu, F.-S. Hsu, A. Kifli, S.-H. Lin, S. Wu, S.-M. Wang

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    出願番号:Serial No.: 901298 / Series Code: 10  出願日:2004年07月29日

    公開番号:20050055617  公開日:2005年03月10日

  • Mask network design for scan-based integrated circuits

    L.-T. Wang, S.-M. Wang, K.-S. Abdel-Hafez, X. Wen, B. Sheu

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    出願番号:Serial No.: 876784 / Series Code: 10  出願日:2004年06月28日

    公開番号:20050060625  公開日:2005年03月17日

  • Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits

    L.-T. Wang, K.-S. Abdel-Hafez, X. Wen, B. Sheu, S.-M. Wang

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    出願番号:Serial No.: 850460 / Series Code: 10  出願日:2004年05月21日

    公開番号:20050262409  公開日:2005年11月24日

  • Method and apparatus for debug, diagnosis, and yield improvement of scan-based integrated circuits

    K.-S. Abdel-Hafez, X. Wen, L.-T. Wang, P.-C. Hsu, S.-C. Kao, H.-J. Chao, H.-P. Wang

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    出願番号:Serial No.: 762571 / Series Code: 10  出願日:2004年01月23日

    公開番号:20040237015  公開日:2004年11月25日

  • Method and apparatus for testing asynchronous set/reset faults in a scan-based integrated circuit

    K.-S. Abdel-Hafez, L.-T. Wang, A. Kifli, F.-S. Hsu, X. Wen, M.-C. Lin, H.-P. Wang

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    出願番号:Serial No.: 691966 / Series Code: 10  出願日:2003年10月24日

    公開番号:20040153926  公開日:2004年08月05日

  • Method and apparatus for unifying self-test with scan-test during prototype debug and production test

    L.-T. Wang, X. Wen, K.-S. Abdel-Hafez

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    出願番号:Serial No.: 406592 / Series Code: 10  出願日:2003年04月04日

    公開番号:20040268181  公開日:2004年12月30日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, T.-C. Yeh, S.-W. Tsai, K.-S. Abdel-Hafez

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    出願番号:Serial No.: 39667 / Series Code: 10  出願日:2003年01月10日

    公開番号:20030154433  公開日:2003年08月14日

  • Method and system to optimize test cost and disable defects for scan and BIST memories

    L.-T. Wang, S.-H. Lin, C.-C. Hsu, X. Wen, A. M. Vu, Y.-H. Park, H.-P. Wang

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    出願番号:Serial No.: 16128 / Series Code: 10  出願日:2002年04月05日

    公開番号:20020194558  公開日:2002年12月19日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, A. Kifli, F.-S. Hsu, S.-C. Kao, X. Wen, S.-H. Lin, H.-P. Wang

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    出願番号:Serial No.: 108238 / Series Code: 10  出願日:2002年03月28日

    公開番号:20030023941  公開日:2003年01月30日

  • Multiple-capture DFT system for scan-based integrated circuits

    L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, F.-S. Hsu

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    出願番号:Serial No.: 101517 / Series Code: 10  出願日:2002年03月20日

    公開番号:20020184560  公開日:2002年12月05日

  • Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques

    L.-T. Wang, M.-T. Chang, S.-H. Lin, H.-J. Chao, J. Lee, H.-P. Wang, X. Wen, P.-C. Hsu, S.-C. Kao, M. Lin

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    出願番号:Serial No.: 086214 / Series Code: 10  出願日:2002年02月27日

    公開番号:20020138801  公開日:2002年09月26日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test

    L._T. Wang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, H.-P. Wang, H.-J. Chao, .X. Wen

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    出願番号:Serial No.: 067372 / Series Code: 10  出願日:2002年02月07日

    公開番号:20020120896  公開日:2002年08月29日

  • Test method and test program of semiconductor logic circuit device

    X. Wen, S. Kajihara

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    登録番号:8,117,513  登録日:2012年02月14日

  • 半導体論理回路装置の故障診断方法及び故障診断プログラム

    温暁青, 梶原誠司

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    公開番号:特開2010-217188  公開日:2010年09月30日

    登録番号:特許4919237  登録日:2012年02月10日

  • 変換装置、変換方法、可執行変換方法於電脳之程式及記録該程式之記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:I368042  登録日:2013年07月11日

  • 生成装置、生成方法、この方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:特許5017604  登録日:2012年06月22日

  • Test pattern generation method for avoiding false testing in two-pattern testing for semiconductor integrated circuit

    X. Wen, K. Miyase, S. Kajihara

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    登録番号:8,001,437  登録日:2011年08月16日

  • Generating device, generating method, program and recording medium

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

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    登録番号:7,979,765  登録日:2011年07月12日

  • Conversion device, conversion method, program, and recording medium

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    登録番号:7,971,118  登録日:2011年06月28日

  • Generating device, generating method, program and recording medium

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

     詳細を見る

    登録番号:7,962,822  登録日:2011年06月14日

  • Method and apparatus for unifying self-test with scan-test during prototype debug and production test

    L.-T. Wang, X. Wen

     詳細を見る

    登録番号:7,945,830  登録日:2011年05月17日

  • Diagnostic device, diagnostic method, program, and recording medium

    X. Wen, S. Kajihara, K. Miyase, Y. Minamoto, H. Date

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    登録番号:7,913,144  登録日:2011年03月22日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, X. Wen

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    登録番号:7,904,857  登録日:2011年03月08日

  • Multiple-capture DFT system for scan-based integrated circuits

    L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, F.-S. Hsu

     詳細を見る

    登録番号:7,904,773  登録日:2011年03月08日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test

    L.-T. Wang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, H.-P. Wang, H.-J. Chao, X. Wen

     詳細を見る

    登録番号:7,779,323  登録日:2010年08月17日

  • Compacting test responses using X-driven compactor

    Z. Wang, L.-T. Wang, S. Wu, X. Wen, B. Sheu, Z. Jiang

     詳細を見る

    登録番号:7,779,322  登録日:2010年08月17日

  • Method and apparatus for unifying self-test with scan-test during prototype debug and production test

    L.-T. Wang, X. Wen

     詳細を見る

    登録番号:7,747,920  登録日:2010年06月29日

  • 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:特許4482622  登録日:2010年04月02日

  • METHOD AND APPARATUS FOR DIAGNOSING FAILURES IN AN INTEGRATED CIRCUIT USING DESIGN-FOR-DEBUG (DFD) TECHNIQUES

    L.-T. WANG, M.-T. CHANG, S.-H. LIN, H.-J. CHAO, J. LEE, Jachee, H.-P. WANG, X. WEN, P.-C. HSU, S.-C. KAO, M.-C. LIN, S.-W. TSAI, C.-C. HSU

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    登録番号:EP01364436B1  登録日:2006年05月24日

  • MULTIPLE-CAPTURE DFT SYSTEM FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULTS DURING SELF-TEST OR SCAN TEST

    L.-T. WANG, P.-C. HSU, S.-C. KAO, M.-C. LIN, H.-P. WANG, X. WEN

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    登録番号:EP01360513B1  登録日:2008年04月02日

  • METHOD AND SYSTEM TO OPTIMIZE TEST COST AND DISABLE DEFECTS FOR SCAN AND BIST MEMORIES

    P.-C. HSU, S.-C. KAO, M.-C. LIN, X. WEN, C.-C. HSU, Y.-H. PARK

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    登録番号:EP01377981B1  登録日:2007年06月06日

  • A MULTIPLE-CAPTURE DFT SYSTEM FOR SCAN-BASED INTEGRATED CIRCUITS

    L.-T. WANG, S.-C. KAO, M.-C. LIN, H.-P. WANG, X. WEN, C.-C. HSU, F.-S. HSU

     詳細を見る

    登録番号:EP01370880B1  登録日:2008年08月27日

  • 半导体逻辑电路装置之测试向量产生方法及测试向量产生程式产品

    温暁青,梶原誠司

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    登録番号:発明第I311650 号  登録日:2009年07月01日

  • 測試図案最佳化的方法

    呉孟帆、黄俊郎、温暁青、宮瀬紘平

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    登録番号:I403746  登録日:2013年08月01日

  • 診断装置、診断方法、可執行該診断方法於電脳之程式及記録該程式之記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:I369503  登録日:2013年08月01日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, X. Wen

     詳細を見る

    登録番号:8,775,985  登録日:2014年07月08日

  • Don't-care-bit identification method and don't-care-bit identification program

    K. Miyase, X. Wen, S, Kajihara

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    登録番号:8,589,751  登録日:2013年11月19日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, A. Kifli, F-.S. Hsu, S.-C. Kao, X. Wen, S.-H. Lin, H.-P. Wang

     詳細を見る

    登録番号:8,543,950  登録日:2013年09月24日

  • Target logic value determination method for unspecified bit in test vector for combinational circuit and non-transitory computer-readable medium

    K. Miyase, X. Wen, S. Kajihara

     詳細を見る

    登録番号:8,453,023  登録日:2013年05月28日

  • Generating device, generating method, and program

    K. Miyase, X. Wen, S. Kajihara, Y. Yamato

     詳細を見る

    登録番号:8,429,472  登録日:2013年04月23日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, X. Wen

     詳細を見る

    登録番号:8,219,945  登録日:2013年07月10日

  • Test vector generating method and test vector generating program of semiconductor logic circuit device

    X. Wen, S. Kajihara

     詳細を見る

    登録番号:7,743,306  登録日:2010年06月22日

  • Mask network design for scan-based integrated circuits

    L.-T. Wang, X. Wen, B. Sheu

     詳細を見る

    登録番号:7,735,049  登録日:2010年06月08日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, T.-C. Yeh, S.-W. Tsai, K.-S. Abdel-Hafez

     詳細を見る

    登録番号:7,721,173  登録日:2010年05月18日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, T.-C. Yeh, S.-W. Tsai, K.-S. Abdel-Hafez

     詳細を見る

    登録番号:7,552,373  登録日:2009年06月23日

  • Method and apparatus for shifting at-speed scan patterns in a scan-based integrated circuit

    L.-T. Wang, .K.-S. Abdel-Hafez, X. Wen, B. Sheu, F.-S. Hsu, A. Kifli, S.-H. Lin, S. Wu, S.-M. Wang

     詳細を見る

    登録番号:7,512,851  登録日:2009年03月31日

  • Method and apparatus of fault diagnosis for integrated logic circuits

    X. Wen, S. Kajihara

     詳細を見る

    登録番号:7,478,295  登録日:2009年01月13日

  • Multiple-capture DFT system for scan-based integrated circuits

    L.-T. Wang, X. Wen

     詳細を見る

    登録番号:7,451,371  登録日:2008年11月11日

  • Method and apparatus for unifying self-test with scan-test during prototype debug and production test

    L.-T. Wang, X. Wen, K.-S. Abdel-Hafez, S.-H. Lin, H.-P. Wang, M.-T. Chang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, C.-C. Hsu

     詳細を見る

    登録番号:7,444,567  登録日:2008年10月28日

  • Computer-aided design (CAD) multiple-capture DFT system for detecting or locating crossing clock-domain faults

    L.-T. Wang, P.-C. Hsu, X. Wen

     詳細を見る

    登録番号:7,434,126  登録日:2008年10月07日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, X. Wen, S.-H. Lin, K.-S. Abdel-Hafez

     詳細を見る

    登録番号:7,412,672  登録日:2008年08月12日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, A. Kifli, F.-S. Hsu, X. Wen, S.-C. Kao, S.-H. Lin, H.-P. Wang

     詳細を見る

    登録番号:7,331,032  登録日:2008年02月12日

  • Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques

    L.-T. wang, M.-T. Chang, H.-J. Chao, X. Wen, P.-C. Hsu

     詳細を見る

    登録番号:7,284,175  登録日:2008年10月16日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during scan-test

    L.-T. Wang, P.-C. Hsu, X. Wen

     詳細を見る

    登録番号:7,260,756  登録日:2007年08月21日

  • Method and apparatus for diagnosing failures in an integrated circuit using design-for-debug (DFD) techniques

    L.-T. Wang, M.-T. Chang, S.-H. Lin, H.-J. Chao, J. Lee, H.-P. Wang, X. Wen, P.-C. Hsu, S.-C. Kao, M.-C. Lin, S.-W. Tsai, C.-C. Hsu

     詳細を見る

    登録番号:7,191,373  登録日:2007年03月13日

  • Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits

    L.-T. Wang, K.-S. Abdel-Hafez, X. Wen, B. Sheu, S.-M. Wang

     詳細を見る

    登録番号:7,124,342  登録日:2006年10月17日

  • Method and apparatus for debug, diagnosis, and yield improvement of scan-based integrated circuits

    K.-S. Abdel-Hafez, X. Wen, L.-T. Wang, P.-C. Hsu, S.-C. Kao, H.-J. Chao, H.-P. Wang

     詳細を見る

    登録番号:7,058,869  登録日:2006年06月06日

  • Mask network design for scan-based integrated circuits

    L.-T. Wang, S.-M. Wang, K.-S. Abdel-Hafez, X. Wen, B. Sheu

     詳細を見る

    登録番号:7,032,148  登録日:2006年04月18日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test

    L.-T. Wang, P.-C. Hsu, S.-C. Kao, M.-C. Lin, H.-P. Wang, H.-J. Chao, X. Wen

     詳細を見る

    登録番号:7,007,213  登録日:2006年02月28日

  • Computer-aided design system to automate scan synthesis at register-transfer level

    L.-T. Wang, A. Kifli, F.-S. Hsu, S.-C. Kao, X. Wen, S.-H. Lin, H.-P. Wang

     詳細を見る

    登録番号:6,957,403  登録日:2005年10月18日

  • Multiple-capture DFT system for scan-based integrated circuits

    L.-T. Wang, M.-C. Lin, X. Wen, H.-P. Wang, C.-C. Hsu, S.-C. Kao, F.-S. Hsu

     詳細を見る

    登録番号:6,954,887  登録日:2005年10月11日

  • 変換装置、変換方法、変換方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:特許5017603  登録日:2012年06月22日

  • 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:特許4752030  登録日:2012年06月03日

  • 半導体論理回路装置のテスト方法及びテストプログラム

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:特許4752029  登録日:2012年06月03日

  • Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit

    L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, T.-C. Yeh, S.-W. Tsai, K. S. Abdel-Hafez

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    登録番号:9,696,377  登録日:2017年07月04日

  • 生成装置、判別方法、生成方法及びプログラム

    呉孟帆、黄俊郎、宮瀬紘平、温暁青

     詳細を見る

    登録番号:特許5481754  登録日:2014年02月26日

  • 診断装置、診断方法、その診断方法をコンピュータに実行させることが可能なプログラム、及びそのプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:特許5333956  登録日:2013年08月09日

  • 生成装置、生成方法及びプログラム

    宮瀬紘平、温暁青、梶原誠司、大和勇太

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    登録番号:特許5311351  登録日:2013年07月12日

  • ドントケアビット抽出方法及びドントケアビット抽出プログラム

    宮瀬紘平、温暁青、梶原誠司

     詳細を見る

    登録番号:特許5221554  登録日:2013年03月15日

  • 論理値決定方法及び論理値決定プログラム

    温暁青、梶原誠司、宮瀬紘平

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    登録番号:特許5141989  登録日:2012年11月30日

  • 半導体集積回路の2パターンテストにおける誤テスト回避型テスト入力生成方法

    温暁青、梶原誠司、宮瀬紘平

     詳細を見る

    登録番号:特許5141988  登録日:2012年11月30日

  • 生成装置、生成方法、生成方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:特許5066684  登録日:2012年08月24日

  • コンピュータに実行させることが可能なプログラム、及びそのプログラムを記録した記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

     詳細を見る

    登録番号:特許5035663  登録日:2012年07月13日

  • 産生装置、産生方法、可執行産生方法於電脳之程式及記録該程式之記録媒体

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:I368041  登録日:2013年07月11日

  • 半導体(Logic)電路装置之測試向量産生方法及び測試向量産生程式産品

    温暁青、梶原誠司、宮瀬紘平、皆本義弘、伊達博

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    登録番号:I311650  登録日:2009年07月01日

  • 生成装置以及生成方法

    宮瀬紘平、温暁青、梶原誠司、大和勇太

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    登録番号:ZL 2009 8 0134361.2  登録日:2014年03月14日

  • Multiple-capture DFT method for detecting or locating crossing clock-domain faults during self-test or scan-test

    L.-T. Wang, H.-P. Wang, X. Wen

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    登録番号:9,678,156  登録日:2017年06月13日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during scan-test

    L.-T. Wang, H.-P. Wang, X. Wen

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    登録番号:9,316,688  登録日:2016年04月19日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during scan-test

    L.-T. Wang, H.-P. Wang, X. Wen

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    登録番号:9,274,168  登録日:2016年03月01日

  • Multiple-capture DFT system for detecting or locating crossing clock-domain faults during scan-test

    L.-T. Wang, H.-P. Wang, X. Wen

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    登録番号:9,091,730  登録日:2015年07月28日

  • Method and system to optimize test cost and disable defects for scan and BIST memories

    L.-T. Wang, S.-H. Lin, C.-C. Hsu, X. Wen, A. M. Vu, Y.-H. Park, H.-P. Wang

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    公開番号:20020194558  公開日:2002年12月19日

  • Mask network design for scan-based integrated circuits

    L.-T. Wang, X. Wen, B, Sheu

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    公開番号:20060156122  公開日:2006年07月13日

  • MULTIPLE-CAPTURE DFT SYSTEM FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULTS DURING SCAN-TEST

    L.-T. Wang, P.-C. Hsu, X. Wen

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    公開番号:20150316616  公開日:2015年11月05日

  • MULTIPLE-CAPTURE DFT SYSTEM FOR DETECTING OR LOCATING CROSSING CLOCK-DOMAIN FAULTS DURING SCAN-TEST

    L.-T. Wang, P.-C. Hsu, X. Wen

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    公開番号:20150338465  公開日:2015年11月26日

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講演

  • Power-Aware Testing for Low-Power VLSI Circuits

    The 14th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip  2021年12月 

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    発表言語:英語   講演種別:基調講演   開催地:Singapore  

  • LSI Testing: A Core Technology to a Successful Semiconductor Industry

    The 8th IEEE & 9th International Conference on Science, Education, and Viable Engineering  2021年10月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Taitung, Taiwan  

  • LSI Testing: A Core Technology to a Successful Semiconductor Industry

    The 2021 IEEE International Conference on Electron Devices and Applications  2021年08月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Nanjing, China  

  • LSI Testing: A Core Technology to a Successful Semiconductor Industry

    The 2nd IEEE International Conference on Control, Measurement and Instrumentation  2021年01月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Calcutta, India  

  • LSI Testing: A Core Technology to a Successful Semiconductor Industry

    The 8th IEEE International Symposium on Next-Generation Electronics  2019年10月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Zhengzhou, China  

  • LSI Testing: A Core Technology to a Successful Semiconductor Industry

    International Conference on Advanced Mechnical and Electronical Engineering  2018年12月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Beijing, China  

  • Power-Aware VLSI Testing -Challenges and Strategies-

    The Workshop of Artificial Intelligence and Its Applications on Next Generation of Internet of Things  2018年08月 

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    発表言語:英語   講演種別:基調講演   開催地:Kitakyushu, Japan  

  • Power-Aware Testing for Low-Power VLSI Circuits

    The 2nd International Conference on Circuits, Devices and Systems  2018年08月 

     詳細を見る

    発表言語:英語   講演種別:基調講演   開催地:Nanjing, China  

  • Power-Aware Testing for Low-Power VLSI Circuits

    The 5th Int'l Symp. on Applied Engineering and Sciences  2017年11月 

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    発表言語:英語   講演種別:基調講演   開催地:Serdang, Malaysia  

  • Power-Aware LSI Testing: Challenges and Strategies

    China Test Conference  2016年07月 

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    発表言語:英語   講演種別:基調講演   開催地:Nantong, China  

  • Power-Aware Testing: The Next Stage

    Taiwan Tech and Kyutech Advanced VLSI Testing Workshop  2013年09月 

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    発表言語:英語   講演種別:基調講演   開催地:Taipei, Taiwan  

  • Power-Aware Testing: The Next Stage

    ETS 2012  2012年05月  ETS

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    発表言語:英語   講演種別:基調講演   開催地:Annecy, France  

  • Power-Aware Test for Low-Power Devices

    WRTLT 2010  2010年12月  WRTLT

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    発表言語:英語   講演種別:基調講演   開催地:Shanghai, China  

  • Reliability: The Unchanging Value of the Ever-Changing Semiconductor World

    PRDC 2009  2009年11月  IEEE PRDC

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    発表言語:英語   講演種別:基調講演   開催地:Shanghai, China  

  • Challenges and Chances in Deep-Submicron LSI Testing

    China Test Conference 2008  2008年05月  China Test Conference組織委員会

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    発表言語:英語   講演種別:基調講演   開催地:Suzhou, China  

  • Power-Aware IC Testing: Present and Future

    The 1st CCF Chip Conference  2022年07月 

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    発表言語:中国語   講演種別:招待講演   開催地:Nanjing, China  

  • LSI Testing: A Core Technology to A Successful LSI Industry

    The IEEE International Conference on ASIC  2021年10月 

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    発表言語:中国語   講演種別:招待講演   開催地:Kumming, China  

  • Power-Aware Testing for Low-Power LSI Circuits

    The 9th IEEE International Symposium on Next-Generation Electronics  2021年07月 

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    発表言語:英語   講演種別:招待講演   開催地:Changsha, China  

  • LSI Test: from Research to Business

    The 18th China Fault Tolerant Computing Conference  2019年08月 

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    発表言語:中国語   講演種別:招待講演   開催地:Beijing, China  

  • Power-Aware Testing of Low-Power VLSI Circuits

    The 15th IEEE International Conference on Electron Devices and Solid-State Circuits  2019年06月 

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    講演種別:招待講演   開催地:Xi'an, China  

  • Power-Aware Testing for Low-Power LSI Circuits

    特別講演会  2018年12月 

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    講演種別:招待講演   開催地:Beijing, China  

  • All about ICs: From Technology Trends to Career Choices

    特別講演会  2018年12月 

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    講演種別:招待講演   開催地:Beijing, China  

  • Power-Aware LSI Testing: Challenges and Strategies

    特別講演会  2018年03月 

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    講演種別:招待講演   開催地:Beijing, China  

  • Power-Aware Testing for Low-Power VLSI Circuits

    特別講演会  2017年12月 

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    講演種別:招待講演   開催地:Beijing, China  

  • IC: Technical Trends and Career Development

    特別講演会  2017年03月 

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    講演種別:招待講演   開催地:Hefei, China  

  • IC: Technical Trends and Career Development

    特別講演会  2017年03月 

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    講演種別:招待講演   開催地:Xuancheng, China  

  • IC: Technical Trends and Career Development

    特別講演会  2017年03月 

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    講演種別:招待講演   開催地:Hefei, China  

  • Power-Aware Testing For Low-Power VLSI Circuits

    The 13th IEEE International Conference on Solid-State and Integrated Circuit Technology  2016年10月 

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    講演種別:招待講演   開催地:Hangzhou, China  

  • IC: Technical Trends and Career Development

    特別講演会  2016年10月 

     詳細を見る

    講演種別:招待講演   開催地:Nantong, China  

  • Power Supply Noise and Its Reduction in At-Speed Scan Testing

    The IEEE 11th International Conference on ASIC  2015年11月 

     詳細を見る

    講演種別:招待講演   開催地:Chengdu, China  

  • Low-Power Test to Power-Safe Test

    特別講演会  2014年10月  Special Seminar

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    講演種別:招待講演   開催地:Durham, USA  

  • From Low-Power Test to Power-Safe Test

    特別講演会  2014年10月 

     詳細を見る

    講演種別:招待講演   開催地:Beijing, China  

  • From Low-Power Test to Power-Safe Test

    特別講演会  2014年09月 

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    講演種別:招待講演   開催地:Hefei, China  

  • Power-Aware Testing: The Next Stage

    特別講演会  2014年05月 

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    講演種別:招待講演   開催地:Stuttgart, Germany  

  • Low-Power LSI Testing

    The 13th International Workshop on Microelectronics Assembling and Packaging  2013年11月 

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    講演種別:招待講演   開催地:Fukuoka, Japan  

  • Power-Aware Testing: The Next Stage

    特別講演会  2013年09月 

     詳細を見る

    講演種別:招待講演   開催地:Kaohsiung, Taiwan  

  • Power-Aware Testing: The Next Stage

    特別講演会  2013年09月 

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    発表言語:英語   講演種別:特別講演   開催地:Taichung, Taiwan  

  • Power-Aware Testing: The Next Stage

    特別講演会  2013年06月 

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    講演種別:招待講演   開催地:Hefei, China  

  • Towards the Next-Generation Power-Aware Testing Technologies

    CMOS Emerging Technologies Conference  2012年07月 

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    講演種別:招待講演   開催地:Vancouver, Canada  

  • Power-Aware Testing for Low-Power VLSI Circuits

    特別講演会  2012年03月 

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    講演種別:特別講演   開催地:Beijing, China  

  • Power-Aware Testing for Low-Power VLSI Circuits

    特別講演会  2012年03月 

     詳細を見る

    講演種別:特別講演   開催地:Beijing, China  

  • Power-Aware Testing for Low-Power VLSI Circuits

    ECE Seminar, University of Connecticut  2011年12月 

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    講演種別:特別講演   開催地:Storr, USA  

  • Low-Power Testing for Low-Power Devices

    特別セミナー  2011年10月 

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    講演種別:特別講演   開催地:Hong Kong  

  • Power-Aware Test for Low-Power Devices

    AMD Tech Forum: KGD Track  2011年01月  AMD

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    講演種別:特別講演   開催地:Shanghai, China  

  • Low-Aware Test for Low-Power Devices

    MAP 2010  2010年11月  MAP

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    講演種別:招待講演   開催地:Fukuoka, Japan  

  • Low-Aware Test for Low-Power Devices

    DFT 2010  2010年10月  DFT

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    講演種別:招待講演   開催地:Kyoto, Japan  

  • Serhcing for High and Low for the Right Test

    LPonTR 2010  2010年05月  LPonTR

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    講演種別:パネル討論   開催地:Czech, Prague  

  • Power-Aware Test for Low-Power LSI Circuits

    CMOS 2010  2010年05月  CMOS

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    講演種別:招待講演   開催地:Wislter, Canada  

  • Low-Power Test and Noise-Aware Test: Foes or Friends

    VTS 2010  2010年04月  VTS

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    講演種別:パネル討論   開催地:Santa Cruz, USA  

  • Challenges and Chances in Deep-Submicron LSI Testing

    Academic Forum on Computer Science and Technology  2010年03月  Shanghai University

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    発表言語:英語   講演種別:招待講演   開催地:Shanghai, China  

  • 省電力志向テスト技術(Power-Aware Testing) の現状と課題

    第4回 四国シリコンテスト技術研究会  2010年02月  四国シリコンテスト技術研究会

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    講演種別:特別講演   開催地:日本、松山市  

  • Is Low Power Testing Necessary? What does the Test Industry Truly Need? --> Real Issues and Available Solutions

    ATS 2009  2009年11月  ATS

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    講演種別:パネル討論   開催地:Taichung, Taiwan  

  • From Artillery Fire to Sniper Fire: A Paradigm Shift in Test Power Reduction

    ITC 2009  2009年11月  ITC

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    講演種別:招待講演   開催地:Austin, USA  

  • Low-Power Test Generation for Reducing Yield Loss Risk in At-Speed Scan Testing

    特別講演会  2009年10月 

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    講演種別:特別講演   開催地:Madison, USA  

  • VLSIの低消費電力テスト技術

    半導体テスト技術交流会  2009年02月  大分県LSIクラスター推進会議

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    講演種別:特別講演   開催地:日本、大分県  

  • 低消費電力テスト: 現状と展望

    アドバンテスト展2008 テクニカルセミナー  2008年06月  ㈱アドバンテスト

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    講演種別:特別講演   開催地:日本、東京  

  • Test Power: A Devil or an Angel?

    China Test Conference 2008  2008年05月  China Test Conference組織委員会

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    講演種別:パネル討論   開催地:Suzhou, China  

  • Challenges and Chances in Deep-Submicron LSI Testing

    特別講演会  2008年04月 

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    講演種別:特別講演   開催地:Storr, USA  

  • Test Strategies for Low Power Devices

    DATE 2008  2008年03月  DATE 2008 組織委員会

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    講演種別:パネル討論   開催地:Munich, Germany  

  • SIAT:Signal-Integrity-Aware Testing

    STS(SEMI テクノロジーシンポジウム)  2007年12月  SEMICON JAPAN

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    講演種別:特別講演   開催地:日本、東京  

  • LSIテスト技術の開発動向について

    平成19年度知的財産セミナー  2007年11月  株式会社ベンチャーラボ

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    講演種別:特別講演   開催地:日本、福岡市  

  • テスト技術の概論と最新動向

    平成19年度大分県LSIクラスター推進会議総会  2007年07月  大分県LSIクラスター推進会議

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    講演種別:特別講演   開催地:日本、大分市  

  • SIAT:Signal-Integrity-Aware Testingを目指して

    JEITA: STRJ-WG2  2006年10月  JEITA: STRJ-WG2

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    講演種別:特別講演   開催地:日本、横浜市  

  • 集積回路の高信頼化技術

    三木会  2006年05月  本学地域共同研究センター

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    講演種別:特別講演   開催地:日本、北九州市  

  • 集積回路のテスト技術の研究開発

    第19回e-ZUKAトライバレー産学官交流研究会  2006年04月  飯塚市

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    講演種別:特別講演   開催地:日本、飯塚市  

  • Low-Capture-Power Test Generation for Scan-Based At-Speed Testing

    特別講演会  2005年10月 

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    講演種別:特別講演   開催地:Madison, USA  

  • ディジタルLSIのテスト技術の最新動向

    ウエハテストビジネス研究会  2005年06月  ウエハテストビジネス研究会

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    講演種別:特別講演   開催地:日本、福岡市  

  • LSIテスト: 現状と動向

    VLSIテスト技術研究会  2005年03月  福岡県産業・科学技術振興財団

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    講演種別:特別講演   開催地:日本、福岡市  

  • A Method for Low-Capture-Power At-Speed Test Generation

    特別講演会  2005年01月 

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    講演種別:特別講演   開催地:Beijing, China  

  • LSIテストとテスト容易化設計 ~現状と動向~

    平成16年度第4回大分県半導体関連企業ビジネスチャンス研究会  2004年12月  大分県商工労働部

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    講演種別:特別講演   開催地:日本、大分市  

  • On Low-Capture-Power Test Generation for Scan Testing

    特別講演会  2004年10月 

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    講演種別:特別講演   開催地:Beijing, China  

  • On Low-Capture-Power Test Generation for Scan Testing

    特別セミナー  2004年10月 

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    講演種別:特別講演   開催地:Beijing, China  

  • At-Speed Logic BIST for Multi-Clock Multi-frequency Designs

    特別講演会  2002年06月 

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    講演種別:特別講演   開催地:Palo Alto, USA  

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報道関係

  • 高品質半導体を開発へ

    温暁青

    西日本新聞  2013年05月11日

  • 九工大 半導体検査に新技術 廃棄率が大幅改善へ スマホ製造費削減 価格低下も

    温暁青

    西日本新聞   2012年01月08日

  • 九州工業大 保有特許活用でSPC

    温暁青

    日経産業新聞  2011年12月16日

  • テスト時のローパワー化に高い関心

    温暁青

    Tech-On  2008年03月17日

学術関係受賞

  • Best Paper Award

    The 30th IEEE Asian Test Symposium   GPU-Accelerated Timing Simulation of Systolic Array Based AI Accelerators   2021年11月24日

    S. Holst, B. Lim, X. Wen

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    受賞国:日本国

  • Best Paper Award

    The 25th IEEE Asian Test Symposium   Logic/Clock-Path-Aware At-Speed Scan Test Generation for Avoiding False Capture Failures and Reducing Clock Stretch   2016年11月22日

    K. Asada, X. Wen, S. Holst, K. Miyase, S. Kajihara, M. A. Kochte, E. Schneider, H.-J. Wunderlich, J. Qian,

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    受賞国:その他

  • IEEEフェロー

    IEEE   2012年01月01日

    温暁青

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    受賞国:アメリカ合衆国

  • 平成20年度電子情報通信学会情報・システムソサイエティ論文賞

    電子情報通信学会情報・システムソサイエティ   2009年11月26日

    X. Wen,Y. Yamashita,S. Kajihara,L.-T. Wang,K. K. Saluja,K. Kinoshita,K. Miyase,T. Suzuki

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    受賞国:日本国

  • Best Paper Award

    The 10th China Test Conference   2018年08月15日

    A. Yan, Y. Ling, J. Cui, Z. Chen, X. Wen

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    受賞国:中華人民共和国

  • Best Paper Award

    The Seventh IEEE Workshop on RTL and High Level Testing   2007年10月12日

    X. Wen, Y. Yamato, K. Miyase, S. Kajihara, H. Furukawa, L.-T. Wang, K. K. Saluja, K. Kinoshita

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    受賞国:その他

  • 情報処理学会東北支部奨励賞受賞

    情報処理学会東北支部   1993年05月11日

    温暁青

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    受賞国:日本国

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科研費獲得実績

  • 次世代低電力LSI創出のための誤テスト回避型高品質テスト方式に関する研究

    研究課題番号:15K12003  2015年04月 - 2018年03月   挑戦的萌芽研究

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    スマホ、ウェアラブルデバイス、環境モニタリングセンサー、人工衛星搭載回路などの電池駆動電子機器にとって、低電力LSI は必要不可欠である。しかし、低電力LSI は高度化すればするほど、低く抑えら
    れる機能動作時の消費電力に対して、テスト時の消費電力が数十倍にもなるため、正常 LSI でもテスト時には誤動作しテスト結果が誤ってしまうという誤テスト問題 が深刻化してきている。本研究では、誤テストの根本原因として、(1) スキャンチェーンにおける隣接するフリップフロップペアのクロックパス近傍の信号遷移量の不均衡さ、及び、(2) 長い活性化機能パス近傍の信号遷移量の多さに着目し、今まで利用されていなかったレイアウト設計における配置配線を工夫することによって、誤テストを確実に回避するというレイアウトレベル誤テスト回避技術(L-FTA: Layout-Level False Test Avoidance)を世界に先駆けて確立する。この斬新な発想に基づく高品質LSI テスト技術によって、次世代低電力 LSI の創出に貢献する。

  • 体内埋込み型医療機器向けLSI回路のための極低電力自己テスト方式に関する研究

    研究課題番号:25280016  2013年04月 - 2018年03月   基盤研究(B)

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    高齢化社会の到来と高度医療の普及につれ、心臓ペースメーカーなどのような体内埋込み型医療機器への需要が益々高まってきている。このような機器は体内で長期に使われるため、その頭脳にあたるLSI 回路の劣化による故障の有無を定期的に検査する自己テストが必要不可欠となる。しかし、一般 LSI用の自己テスト方式では高いテスト電力を伴うため、電池駆動の体内埋込み型医療機器の使用寿命を大幅に減らし、使用者に取り換えのための再手術を強いてしまう。このため、体内埋込み型医療機器の高信頼化・長寿命化に貢献する斬新な低電力自己テスト技術の開発が強く求められている。本研究では、テスト電力消費の原因となる入力遷移の内故障検出に寄与しないものを選択的に抑えるという、選択的入力遷移マスク型自己テスト技術(SITM-BIST: Selective-Input-Transition-Masking Built-In Self-Test)を世界に先駆けて確立し、体内埋込み型医療機器用 LSI 回路に適した極低電力自己テストを実現する。本研究は新しい学術領域の開拓のみならず、日本半導体産業の新しい成長分野の創出にも貢献する。

  • 高品質・低コストLSIの創出に貢献する論理スイッチング均衡型テストに関する研究

    研究課題番号:24650022  2012年04月 - 2015年03月   挑戦的萌芽研究

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    LSI の大規模化・低電圧化・高速化に伴い、従来技術では対処できないテスト品質低下 (テスト不足・過度テスト)が深刻化し、高品質・低コストLSIの創出を妨げる大きな問題となっている。本研究では、テストクロックパス周辺の論理スイッチング量の大幅なばらつきに起因する過度なクロックスキューによって内部クロック周期が大きく変動してしまうことがテスト品質低下の一因であるとする内部テストクロック周期変動原因説を世界に先駆けて提起する。本研究の目的は、(1) クロックパス周辺の論理スイッチング量のばらつきと内部クロック周期変動との関係の実証解析、(2) テスト入力に対するクロックスキュー定量化手法の提案、及び、(3) クロックスキュー削減のためのテスト生成技術とテスト設計技術の確立である。これによって、論理スイッチング均衡型テストという斬新な高品質LSIテスト技術体系の構築にチャレンジする。

  • 次世代低消費電力LSI回路のための電力調整型テスト方式に関する研究

    研究課題番号:22300017  2010年04月 - 2013年03月   基盤研究(B)

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    LSI回路のテストにおいて、活性化パスの遅延超過に起因する歩留まり低下、及び、活性化パスの遅延不足に起因する微小遅延欠陥検出不能による品質低下は深刻化してきている。本研究では、パス遅延が近傍電力に大きく影響されることに着目し、活性化パス近傍の局所電力を必要に応じて増減させることによって、各活性化パスにおける遅延超過や遅延不足を同時に解決するという、電力調整型テスト方式(PAT: Power Adjustment Testing)を世界に先駆けて確立する。この高度で独創的な研究は、LSIテストの新しい学術領域を開拓すると共に、半導体産業の生命線である歩留まりと品質の向上に貢献する。

  • VLSIの高品質フィールドテストに関する研究

    研究課題番号:21300015  2009年04月 - 2012年03月   基盤研究(B)

  • 次世代LSIのための信号劣化回避型テスト方式に関する研究

    研究課題番号:19500047  2007年04月 - 2010年03月   基盤研究(C)

  • LSI歩留まり向上のための誤テスト回避型テスト方式に関する研究

    研究課題番号:17500039  2005年04月 - 2007年03月   基盤研究(C)

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    研究課題番号:16500036  2004年04月 - 2007年03月   基盤研究(C)

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受託研究・共同研究実施実績

  • Nano-CMOS LSI 回路の実現に貢献する先端テスト技術の研究開発

    2011年04月 - 2015年03月

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    研究区分:受託研究

    本研究プロジェクトは、Nano-CMOS-LSI回路に発生しうる従来にないほど複雑なNano-CMOS欠陥に対応できる総合的なNano-CMOS-LSIテスト技術(故障モデリング、故障検出、故障診断、フォールトトレランスを含む)の研究開発を目的とする。Nano-CMOSのプロセス、デバイス、回路などの設計技術に加え、Nano-CMOS-LSIテスト技術が開発されて初めて、Nano-CMOS-LSI回路が実現可能になる。

  • 最先端半導体(cell/B.E.)を活用した超高速演算処理に関する実証試験

    2009年09月 - 2010年03月

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    研究区分:受託研究

  • 高精度電力・ノイズ考慮テスト生成技術の研究

    2008年04月 - 2009年03月

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    研究区分:共同研究

  • 半導体集積回路の高歩留り化プラットフォームの研究開発

    2007年06月 - 2012年03月

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    研究区分:受託研究

    半導体集積回路の歩留まり(良品率)は、半導体産業の生命線と言われるほど重要な指標である。しかし、回路の大規模化・微細化・高速化・複雑化・低電圧化に伴い、歩留まりの低下は著しく、社会・産業の基盤をなす半導体産業の発展を強く阻害するようになりつつある。その要因は、回路に欠陥が発生する製造不良とテスト環境に不具合が発生するテスト不良である。そこで、本研究開発では、参画機関が所有している、製造不良の位置特定技術、テスト不良対応技術、知識処理技術、及びバーチャルテスター技術を有機的に融合・発展させ、製造不良とテスト不良を同時に削減できる高歩留まり化プラットフォーム技術を世界に先駆けて開発する。これによって達成される高歩留まり化は、低コストを武器に攻勢を強める外国勢へ対抗するための切り札となり、日本の半導体産業の国際競争力向上に大きく貢献する。

  • テスト時電力・ノイズ考慮テストの研究

    2007年06月 - 2008年03月

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    研究区分:共同研究

その他競争的資金獲得実績

  • テストクロック危険性の検出と除去に基づく高品質LSIテスト方式に関する研究

    2015年04月 - 2017年03月

    二国間交流事業共同研究・セミナー  

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    半導体集積回路(LSI)は、情報化社会と現代産業の米としての役割が高まる一方、LSI製造の日本やドイツ等の先進国からの流出が止まらず、国の戦略的競争力強化のためにも、LSI設計における技術優位性の確保が急務になっている。本共同研究は、LSI設計の内、特にLSIの品質・信頼性を決定付けるテスト設計(すなわち、LSIに欠陥の有無を調べるための回路構成とテスト入力生成)において、機能電力より極端に高いテスト電力によるテストクロック変形に起因する誤テストやテスト能力低下という深刻な問題を提起し、世界トップレベルのLSIテスト研究実績を有している日独双方の「強・強」連携によって、テストクロック危険性の検出と除去に基づく革新的なLSIテスト高品質化方式(T*CR2: TestClock Risk Checking and Removal)を世界に先駆けて確立する。T*CR2方式は、車、医療機器、航空宇宙機器、ウェアラブル・携帯機器、ユビキタスネットワーク等に必要不可欠な高品質・高信頼なLSIの創出を通じて、半導体産業の技術的優位性の確保、及び、高度情報化社会と現代産業の米として安全・安心で豊かな社会の実現に貢献する。

  • フィールド高信頼化のための回路・システム機構

    2008年10月 - 2014年03月

    CREST  

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    委託研究

  • マルチフォールトモデルを対象としたLSIのテストに関する研究

    2007年10月 - 2008年03月

    特定課題調査  

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    委託研究

  • 半導体集積回路の高信頼化に貢献する先端テスト技術の研究開発

    2007年09月 - 2008年03月

    地域新生コンソーシアム研究開発事業  

  • 自己検査・自己診断によるLSI高信頼化方式に関する研究

    2006年04月 - 2008年03月

    二国間交流事業共同研究・セミナー  

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    アメリカ合衆国, オーストラリア及び欧州諸国との共同研究

  • 半導体集積回路の低消費電力テスト技術の研究開発

    2006年04月 - 2007年03月

    平成18年度産学連携戦略・次世代産業創出事業(研究開発委託事業)  

  • 次世代LSIテスト設計自動化システムの研究開発

    2005年04月 - 2007年03月

    プラザ育成研究  

  • システムオンチップに対するテスト・診断の効率化技法に関する研究

    2004年04月 - 2006年03月

    アメリカ合衆国, オーストラリア及び欧州諸国との共同研究  

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    委託研究

  • VLSI用自動故障診断システムに関する研究開発事業

    2004年04月 - 2005年03月

    研究テーマ探索事業  

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    課題番号:16飯市商収第16号

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その他研究活動

  • チュートリアル @ IEEE International Test Conference (Half-Day Tutorial (Washington D.C., USA)

    2021年10月

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ IEEE International Conference on Computer Design (Embedded Tutorial) (Virtual Conference)

    2021年10月

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ IEEE International Test Conference - India (Half-Day Tutorial (Bengaluru, India)

    2020年07月

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ IEEE International Test Conference (Half-Day Tutorial (Washington D.C., USA)

    2019年11月

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ Korea Test Copnference (Seoul, Korea)

    2019年06月

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    Tutorial "Power-Aware LSI Testing ~ Challenges and Strategies ~ " by X. Wen

  • チュートリアル @ ISCAS 2018 (Florence, Italy)

    2018年05月

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    Tutorial "Power-Aware Testing in the Era of IoT" by P. Girard and X. Wen

  • チュートリアル @ LATS 2018 (Sao Paulo, Brazil)

    2018年03月

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    Tutorial "Power-Aware Testing in the Era of IoT" by X.Wen and P. Girard

  • チュートリアル @ ATS 2017 (Taipei, Taiwan)

    2017年11月

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    Tutorial "Power-Aware Testing in the Era of IoT" by X. Wen and P. Girard

  • チュートリアル @ ATS 2012 (Niigata, Japan)

    2012年11月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ ITC 2012 (Anaheim, USA)

    2012年11月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ ISQED 2012 (Santa Clara, USA)

    2012年03月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ ITC 2011 (Anaheim, USA)

    2011年09月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ DATE 2011 (Grenoble, France)

    2011年03月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ MWSCAS 2010 (Seattle, USA)

    2010年08月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ NEWCAS 2010 (Montreal, Canada)

    2010年06月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ ATS 2009 (Taichung, Taiwan)

    2009年11月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ DATE 2008 (Munich, Germany)

    2008年03月

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    Tutorial "Power-Aware Testing and Test Strategies for Low Power Devices" by P. Girard, N. Nicolici, and X. Wen

  • チュートリアル @ リアライズ理工センター (日本, 東京)

    2007年06月

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    "歩留まり向上に貢献するためのテスト技術の最新動向"

  • チュートリアル @ ETS 2007 (Freiburg, Germany)

    2007年05月

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    Tutorial "Power Issues in Test" by N. Nicolici and X.Wen

  • チュートリアル @ リアライズ理工センター (日本, 東京)

    2006年01月

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    "歩留まり向上に貢献するためのテスト技術の最新動向"

  • チュートリアル @ リアライズ理工センター (日本, 東京)

    2005年06月

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    "歩留まり向上に貢献するためのテスト技術の最新動向"

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担当授業科目(学内)

  • 2021年度   プロジェクト研究

  • 2021年度   離散数学Ⅰ

  • 2021年度   ディジタルシステム設計

  • 2021年度   高信頼性設計論

  • 2020年度   離散数学Ⅰ

  • 2020年度   高信頼性設計論

  • 2019年度   離散数学Ⅰ

  • 2019年度   デジタルシステム設計

  • 2019年度   高信頼性設計論

  • 2018年度   情報創成特別実験及び演習

  • 2018年度   情報創成講究

  • 2018年度   高信頼性設計論

  • 2018年度   デジタルシステム設計

  • 2018年度   計算機アーキテクチャE

  • 2018年度   離散数学Ⅰ

  • 2017年度   離散数学

  • 2017年度   計算機アーキテクチャE

  • 2017年度   デジタルシステム設計

  • 2017年度   高信頼性設計論

  • 2017年度   情報創成講究

  • 2017年度   情報創成特別実験及び演習

  • 2016年度   離散数学

  • 2016年度   情報創成特別実験及び演習

  • 2016年度   情報創成講究

  • 2016年度   計算機アーキテクチャE

  • 2016年度   デジタルシステム設計

  • 2016年度   高信頼性設計論

  • 2015年度   高信頼性設計論

  • 2015年度   離散数学

  • 2015年度   計算機アーキテクチャE

  • 2015年度   デジタルシステム設計

  • 2015年度   情報創成特別実験及び演習

  • 2015年度   情報創成講究

  • 2014年度   離散数学

  • 2014年度   高信頼性設計論

  • 2014年度   集積回路工学

  • 2014年度   計算機アーキテクチャE

  • 2013年度   離散数学

  • 2013年度   論理システム設計

  • 2013年度   集積回路工学

  • 2013年度   高信頼性設計論

  • 2012年度   高信頼性設計論

  • 2012年度   集積回路工学

  • 2012年度   離散数学

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FD活動への参加

  • 2019年12月   公開授業(電磁気学II)コメンテータ

  • 2018年12月   公開授業(計算基礎論)コメンテータ

  • 2017年05月   公開授業(LSI設計演習)コメンテータ

  • 2016年05月   公開授業(基礎物理学)コメンテータ

学会・委員会等活動

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2019)  

    2019年01月 - 2019年12月

  • International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2019)  

    2019年01月 - 2019年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2019)  

    2019年01月 - 2019年12月

  • IEEE Latin-American Test Symposium (LATS)   Regional Publicity Co-Chair (2018)  

    2018年01月 - 2018年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Co-Chair (2018)  

    2018年01月 - 2018年12月

  • IEEE International Test Conference in Asia (ITC-Asia)   Program Committee Co-Chair (2018)  

    2018年01月 - 2018年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2018)  

    2018年01月 - 2018年12月

  • 国立研究開発法人科学技術振興機構「地域産学バリュープログラム」   専門委員  

    2017年04月 - 現在

  • 中国自然科学基金委員会   審査員  

    2017年04月 - 現在

  • IEEE Asian Test Symposium (ATS)   Best Paper Selection Committee Member (2017)  

    2017年01月 - 2017年12月

  • International Conference on Intelligent Green Building and Smart Grid   International Advisory Board Member (2017)  

    2017年01月 - 2017年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • International Doctoral Symposium on Applied Computation and Security Systems (ACSS)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE International Conference on ASIC (ASICON)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE Latin-American Test Symposium (LATS)   Publicity Co-Chair (2017)  

    2017年01月 - 2017年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2017)  

    2017年01月 - 2017年12月

  • International Doctoral Symposium on Applied Computation and Security Systems (ACSS)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Asian Test Symposium (ATS)   Special Award Selection Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE European Test Symposium (ETS)   Best Paper Selection Committee Member (2016)  

    2016年01月 - 2016年12月

  • International Conference on VLSI Design (VLSID)   Best Paper Selection Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Co-Chair (2016)  

    2016年01月 - 2016年12月

  • IEEE Latin-American Test Symposium (LATS)   Publicity Co-Chair (2016)  

    2016年01月 - 2016年12月

  • International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE International Symposium on Nanoelectronic and Information Systems (iNIS)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Great Lake Symposium on VLSI   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE European Test Symposium (ETS)   Topic Chair (2016)  

    2016年01月 - 2016年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Co-Chair (2016)  

    2016年01月 - 2016年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2016)  

    2016年01月 - 2016年12月

  • 国立研究開発法人科学技術振興機構「マッチングプランナープログラム」   専門委員  

    2015年04月 - 2017年03月

  • IEEE Transactions on VLSI Systems   編集委員  

    2015年01月 - 現在

  • Journal of Electronic Testing: Theory and Applications   編集委員  

    2015年01月 - 現在

  • IEEE Transactions on Computer-Aided Design   Best Paper Award Selection Committee Member (2015-2017)  

    2015年01月 - 2017年12月

  • IEEE European Test Symposium (ETS)   Topic Chair (2015)  

    2015年01月 - 2015年12月

  • International Conference on VLSI Design (VLSID)   Topic Vice-Chair (2015)  

    2015年01月 - 2015年12月

  • IEEE International Symposium on Nanoelectronic and Information Systems (iNIS)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • International Symposium on VLSI Design, Automation, and Test (VLSI-DAT)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE International Conference on ASIC (ASICON)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Asian Test Symposium (ATS)   Ph.D. Thesis Contest Academic Jusy Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Great Lake Symposium on VLSI   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Latin-American Test Symposium (LATS)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2015)  

    2015年01月 - 2015年12月

  • 国立研究開発法人科学技術振興機構「研究成果最適展開支援プログラム」   専門委員  

    2014年04月 - 現在

  • Journal of Electronic Testing: Theory and Applications   Best Paper Award Selection Committee Member (2014-Present)  

    2014年01月 - 現在

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Asia Pacific Conference on Circuits and Systms (APCCAS)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • International Conference on VLSI Design (VLSID)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Track Chair (2014)  

    2014年01月 - 2014年12月

  • IEEE European Test Symposium (ETS)   Topic Chair (2014)  

    2014年01月 - 2014年12月

  • IEEE Asian Test Symposium (ATS)   Ph.D. Thesis Contest Academic Jusy Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Transactions on Computer-Aided Design   Advisory Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Latin-American Test Symposium (LATS)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Great Lake Symposium on VLSI   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2014)  

    2014年01月 - 2014年12月

  • IEEE International Reliability Innovations Conference (IRIC)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Latin-American Test Symposium (LATS)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • International Conference on Advanced Technologies for Communications (ATC)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Great Lake Symposium on VLSI   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE International Conference on ASIC (ASICON)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2013)  

    2013年01月 - 2013年12月

  • IEEE Transactions on Computer-Aided Design   編集委員 (2012-2017)  

    2012年01月 - 2017年12月

  • Institute of Electrical and Electronics Engineers (IEEE)   IEEE CS Fellows Evaluation Committee Member (2012-2013)  

    2012年01月 - 2013年12月

  • IEEE Computer Society Annual Symposium on VLSI (ISVLSI)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE International Conference of Networking, Sensing and Control (ICNSC)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Panel Chair (2012)  

    2012年01月 - 2012年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE Pacific Rim International Symposium on Dependable Computing (PRDC)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE International Workshop on Impact of Low-Power design on Test and Reliability (LPonTR)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2012)  

    2012年01月 - 2012年12月

  • 日本学術振興会科学研究費委員会   審査員  

    2011年04月 - 現在

  • Institute of Electrical and Electronics Engineers (IEEE)   Co-Chair (CS-TTTC Technical Activity Committee on Power-Aware Testing)  

    2011年01月 - 現在

  • IEEE International Conference on ASIC (ASICON)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE Pacific Rim International Symposium on Dependable Computing (PRDC)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE International Workshop on Impact of Low-Power design on Test and Reliability (LPonTR)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE/VSI VLSI Design And Test Symposium (VDAT)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • Design Automation Conference (DAC)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)   Program Committee Member (2011)  

    2011年01月 - 2011年12月

  • 国立研究開発法人科学技術振興機構「A-STEP探索タイプ」   専門委員  

    2010年04月 - 現在

  • IEEE International Conference of Networking, Sensing and Control (ICNSC)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • Design Automation Conference (DAC)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE Pacific Rim International Symposium on Dependable Computing (PRDC)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE International Workshop on Impact of Low-Power design on Test and Reliability (LPonTR)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE/VSI VLSI Design And Test Symposium (VDAT)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2010)  

    2010年01月 - 2010年12月

  • Journal of Computer Science and Technology   編集委員  

    2009年01月 - 現在

  • Indian Journal of VLSI and Electronic System Design   編集委員  

    2009年01月 - 現在

  • IEEE/VSI VLSI Design And Test Symposium (VDAT)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE International Workshop on Impact of Low-Power design on Test and Reliability (LPonTR)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE International Conference on ASIC (ASICON)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE Pacific Rim International Symposium on Dependable Computing (PRDC)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • Design, Automation and Test in Europe Conference and Exhibition (DATE)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2009)  

    2009年01月 - 2009年12月

  • 大分県 LSIクラスター形成推進会議   審査会委員・技術参与  

    2008年04月 - 2018年03月

  • 情報処理学会   システムLSI設計技術研究運営委員  

    2008年04月 - 2010年03月

  • JST シーズ発掘試験査読評価委員会   委員  

    2008年04月 - 2010年03月

  • IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT)   Program Committee Member (2008-2016)  

    2008年01月 - 2016年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Publicity Chair (2008)  

    2008年01月 - 2008年12月

  • IEEE European Test Symposium (ETS)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE International Conference on Computer Design (ICCD)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2008)  

    2008年01月 - 2008年12月

  • 大分県 LSIクラスター形成推進会議   幹事会幹事  

    2007年05月 - 2009年03月

  • 日本信頼性学会   評議員  

    2007年04月 - 2016年03月

  • 情報処理学会   SLDMトランザクション編集委員  

    2007年04月 - 2011年03月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Co-Chair (2007)  

    2007年01月 - 2007年12月

  • IEEE International Test Conference (ITC)   Program Committee Member (2007)  

    2007年01月 - 2007年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Co-Chair (2007)  

    2007年01月 - 2007年12月

  • IEEE International Workshop on Defect and Adaptove Test Analysis (DATA)   Program Committee Member (2007)  

    2007年01月 - 2007年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Co-Chair (2007)  

    2007年01月 - 2007年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2007)  

    2007年01月 - 2007年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2007)  

    2007年01月 - 2007年12月

  • 大分県産業創造機構 H18年度ジョブカフェモデル事業検討会議   委員  

    2006年05月 - 2007年03月

  • 福岡県 FIBA (Fukuoa International Business Association)   理事  

    2006年04月 - 2009年03月

  • 経済産業省 産学連携製造中核人材育成事業   教育サブグループ委員  

    2006年04月 - 2007年03月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Local Arrangement Chair (2006)  

    2006年01月 - 2006年12月

  • IEEE International Conference on Design & Test of Integrated Systems in Nanoscale Technology (DTIS)   Program Committee Member (2006)  

    2006年01月 - 2006年12月

  • IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   Program Committee Member (2006)  

    2006年01月 - 2006年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2006)  

    2006年01月 - 2006年12月

  • IEEE International Test Conference (ITC)   ITCアジア小委員  

    2005年04月 - 現在

  • 大分県半導体クラスター 未来を担う若い人材の養成(ジョブカフェ)協議会   委員  

    2005年04月 - 2006年03月

  • 経済産業省 平成17年度「半導体電子部品・装置・部材・解析等の製造現場のプロフェッショナル育成事業」   委員  

    2005年04月 - 2006年03月

  • 東アジア経済交流推進機構 ウェハテストビジネス可能性検討委員会   委員  

    2005年03月 - 2006年03月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2005)  

    2005年01月 - 2005年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (2005)  

    2005年01月 - 2005年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2005)  

    2005年01月 - 2005年12月

  • 経済産業省 平成16年度製造現場の中核人材育成FS調査事業(半導体製造におけるテスト解析テクノロジストの育成)」の評価委員会   委員  

    2004年12月 - 2005年02月

  • IEEE International Symposium on Electronic Design, Test and Applications (DELTA)   Program Committee Member (2004)  

    2004年01月 - 2004年12月

  • IEEE Asian Test Symposium (ATS)   North America Liaison (2004)  

    2004年01月 - 2004年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (2004)  

    2004年01月 - 2004年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2004)  

    2004年01月 - 2004年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2004)  

    2004年01月 - 2004年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2003)  

    2003年01月 - 2003年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2003)  

    2003年01月 - 2003年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2002)  

    2002年01月 - 2002年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2002)  

    2002年01月 - 2002年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2001)  

    2001年01月 - 2001年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2001)  

    2001年01月 - 2001年12月

  • IEEE Workshop on RTL and High Level Testing (WRTLT)   Program Committee Member (2000)  

    2000年01月 - 2000年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (2000)  

    2000年01月 - 2000年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (2000)  

    2000年01月 - 2000年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (1999)  

    1999年01月 - 1999年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (1999)  

    1999年01月 - 1999年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (1998)  

    1998年01月 - 2018年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (1998)  

    1998年01月 - 1998年12月

  • Asian and South Pacific Design Automation Conference (ASP-DAC)   Program Committee Member (1997)  

    1997年01月 - 1997年12月

  • IEEE Asian Test Symposium (ATS)   Program Committee Member (1997)  

    1997年01月 - 1997年12月

  • International Workshop on Computer-Aided Design, Test, and Evaluation for Dependability   Program Committee Member (1997)  

    1997年01月 - 1997年12月

  • IEEE Great Lake Symposium on VLSI   Publicity Chair (1997)  

    1997年01月 - 1997年12月

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社会貢献活動(講演会・出前講義等)

  • 情報工学部サイエンスカフェ

    2018年07月10日

     詳細を見る

    種別:サイエンスカフェ

    「高信頼LSI技術で情報化社会を守る」

  • 半導体テスト技術者検定問題出題・点検

    2013年04月01日 - 現在

     詳細を見る

    種別:その他

  • 半導体テスト技術ロードマップ説明会

    2012年06月11日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 半導体製造・技術・工程管理改善講座

    2010年06月10日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 半導体製造・技術・工程管理改善講座

    2009年05月14日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 「半導体テスト技術者育成」ベーシック講座

    2008年11月07日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 「半導体テスト技術者育成」ベーシック講座

    2008年07月14日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、大分県産業科学技術センター

  • 「半導体テスト技術者育成」ベーシック講座

    2007年12月13日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、アイネス

  • 産学連携製造中核人材育成事業

    2007年12月01日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:経済産業省
    役割:講師
    会場:大分県産業科学技術センター

  • DFTセミナー

    2007年06月29日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:リアライズ理工センター
    役割:講師
    会場:東京都、化学会館

  • 「半導体テスト技術者育成」ベーシック講座

    2007年06月22日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:大分県LSIクラスター形成推進会議
    役割:講師
    会場:大分県、アイネス

  • 産学連携製造中核人材育成事業

    2006年11月18日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:経済産業省
    役割:講師
    会場:大分県産業科学技術センター

  • DFTセミナー

    2006年08月03日

     詳細を見る

    種別:セミナー・ワークショップ

    主催者:リアライズ理工センター
    役割:講師
    会場:東京都、化学会館

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国際会議開催(学会主催除く)

  • The 21st IEEE Workshop on RTL and High Level Testing

    IEEE Computer Society Test Technology Technical Council  Malaysia  2020年11月26日

  • The 17th IEEE Workshop on RTL and High Level Testing

    IEEE Computer Society Test Technology Technical Council  Japan  2020年11月24日 - 2020年11月25日

  • The 27th IEEE Asian Test Symposium

    IEEE Computer Society Test Technology Technical Council  China  2018年10月15日 - 2018年10月18日

  • The 2nd International Test Conference in Asia

    IEEE Computer Society Test Technology Technical Council  China  2018年08月15日 - 2018年08月17日

  • The 3rd International Conference on Intelligent Green Building and Smart Grid

    National Taiwan University of Science and Technology, National Ilan University  Taiwan  2018年04月22日 - 2018年04月25日

  • The 18th IEEE Latin-American Test Symposium

    IEEE Computer Society Test Technology Technical Council  Colombia  2018年03月13日 - 2018年03月15日

  • The 19th IEEE Latin-American Test Symposium

    IEEE Computer Society Test Technology Technical Council  Brazil  2018年03月12日 - 2018年03月16日

  • The 21th IEEE European Test Symposium

    IEEE Computer Society Test Technology Technical Council  The Netherlands  2016年05月23日 - 2016年05月27日

  • The 17th IEEE Latin-American Test Symposium

    IEEE Computer Society Test Technology Technical Council  Brazil  2016年04月06日 - 2016年04月08日

  • The 20th IEEE European Test Symposium

    IEEE Computer Society Test Technology Technical Council  Romania  2015年05月25日 - 2015年05月29日

  • The 28th International Conference on VLSI Design

    ???  India  2015年01月03日 - 2015年01月07日

  • IEEE Computer Society Annual Symposium on VLSI

    IEEE Computer Society Test Technology Technical Council  USA  2014年07月09日 - 2014年07月11日

  • The 19th IEEE European Test Symposium

    IEEE Computer Society Test Technology Technical Council  Germany  2014年05月26日 - 2014年05月30日

  • The 12th IEEE Workshop on RTL and High Level Testing

    IEEE Computer Society Test Technology Technical Council  Japan  2012年11月22日 - 2012年11月23日

  • The 9th IEEE Workshop on RTL and High Level Testing

    IEEE Computer Society Test Technology Technical Council  Japan  2008年11月27日 - 2008年11月28日

  • The 8th IEEE Workshop on RTL and High Level Testing

    IEEE Computer Society Test Technology Technical Council,九州工業大学  China  2007年10月12日 - 2007年10月13日

  • The 16th IEEE Asian Test Symposium

    IEEE Computer Society Test Technology Technical Council  Beijing  2007年10月08日 - 2007年10月11日

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国際交流窓口担当

  • 合肥工業大学 電子科学与応用物理学院  中華人民共和国  2014年01月 - 現在

  • カルカッタ大学  インド  2014年01月 - 現在

  • 国立中山大学 工学部  台湾  2014年01月 - 現在