Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters   Center for Instrumental Analysis   Director  

Kyushu Institute of Technology   Organization for Promotion of Research and Open Innovation   Center for Instrumental Analysis   Director  

Kyushu Institute of Technology  

Kyushu Institute of Technology   Organization for Promotion of Research and Open Innovation   Center for Microelectronic Systems   Director  

Kyushu Institute of Technology   Center for Microelectronic Systems   Vice Director  

Kyushu Institute of Technology   Graduate School of Computer Science and Systems Engineering   Department of Creative Informatics   Professor  

Kyushu Institute of Technology   Research Center for Dependable Integrated Systems   Professor  

Kyushu Institute of Technology   Center for Microelectronic Systems   Associate Professor (as old post name)  

Kyushu Institute of Technology   Center for Microelectronic Systems   Cneter for Microelectronic Systems   Director  

Kyushu Institute of Technology   Center for Microelectronic Systems   Center for Microelectronic Systems   Professor  

Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

Differential Signal Balancer Embedded in Metal Wiring Layers of Silicon LSI Reviewed

M. Kameya, C. Yang-Min, <B>K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   M-3-05   2019.09

Monte Carlo analysis by direct measurement using V<inf>th</inf>-shiftable SRAM cell TEG Reviewed International journal

Yamaguchi S., Nishikata D., Imi H., Nakamura K.

IEEE International Conference on Microelectronic Test Structures   2018-March   93 - 96   2018.06

Monte Carlo Analysis by Direct Measurement using Vth-shiftable SRAM Cell TEG Reviewed

S. Yamaguchi, D. Nishikata, H. Imi, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018   M_5_2   2018.03

Design and measurement of fully digital ternary content addressable memory using ratioless static random access memory cells and hierarchical-AND matching comparator Reviewed

Daisuke Nishikata, Mohammad Alimudin Bin Mohd Ali, Kento Hosoda, Hiroshi Matsumoto, Kazuyuki Nakamura

Japanese Journal of Applied Physics   57 ( 4S )   04FF11-1 - 04FF11-5   2018.03

Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation Reviewed

D. Nishikata, M. A. Bin Mohd Ali, K. Hosoda, H.Matsumoto, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   339 - 340   2017.09

V<inf>th</inf>-shiftable SRAM cell TEGs for direct measurement for the immunity of the threshold voltage variability Reviewed International journal

Yamaguchi S., Imi H., Tokumaru S., Kondo T., Yamamoto H., Nakamura K.

IEEE International Conference on Microelectronic Test Structures   2017.06

Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability Reviewed

S. Yamaguchi, H. Imi, S. Tokumaru, T Kondo, H. Yamamoto, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017   59 - 61   2017.03

Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability Reviewed

S. Yamaguchi, H. Imi, S. Tokumaru, K. Nakamura

IEEE/ACM Workshop on Variability Modeling and Characterization   2016.09

Self-stabilization techniques for intermediate power level in stacked-Vdd integrated circuits using DC-balanced coding methods Reviewed

Yusuke Kohara, Naoya Kubo, Tomofumi Nishiyama, Taiki Koizuka, Mohammad Alimudin, Amirul Rahmat, Hitoshi Okamura, Tomoyuki Yamanokuchi, Kazuyuki Nakamura

Japanese Journal of Applied Physics   55 ( 4S )   04EF06-1 - 04EF06-7   2016.04

A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs Reviewed

Y. Kohara, N. Kubo, M. Alimudin, A. Rahmat and K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   2015.09

Ratioless full-complementary 12-transistor static random access memory for ultra low supply voltage operation Reviewed

Takahiro Kondo, Hiromasa Yamamoto, Satoko Hoketsu, Hitoshi Imi, Hitoshi Okamura, Kazuyuki Nakamura

Japanese Journal of Applied Physics   54 ( 4S )   04DD11-1 - 04DD11-6   2015.04

A Measurement of Ratio-less 12-transistor SRAM cell Operation at Ultra-low Supply-voltage Reviewed

T. Kondo, H. Yamamoto, H. Imi, H. Okamura, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   82 - 83   2014.09

A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICsusing Parallel I/O Signal Coding Reviewed

T. Nishiyama, T. Koizuka, H. Okamura, T.Yamanokuchi, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   120 - 121   2013.09

Mosaic SRAM Cell TEGs with Intentionally-added Device Variability for Confirming the Ratio-less SRAM Operation Reviewed

H. Okamura, T. Saito, H. Goto, M. Yamamoto, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2013   212 - 215   2013.03

A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM Reviewed

T. Saito, H. Okamura, M. Yamamoto, K. Nakamura

2012 4th IEEE International Memory Workshop (IMW)   2012.05

A Universal Test Structure for the Direct Measurement of the Design Margin of Even-Stage Ring Oscillators with CMOS Latch Reviewed

Y.Hirakawa, A. Motomura,K. Ota,N. Mimura, K. Nakamura

IEEE International Conference on Microelectronic Test Structures (ICMTS) 2012   2012.03

Complementary Metal Oxide Semiconductor Operational Amplifier Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String Digital-to-Analog Converter Reviewed

Hiroyuki Morimoto, Hiroaki Goto, Hajime Fujiwara, Kazuyuki Nakamura

Japanese Journal of Applied Physics   51 ( 2 )   02BE10 - 02BE10-6   2012.02

An Experimental Verification of the Design Margin Analysis Method for Even-Stage Ring Oscillators with CMOS Latch Reviewed

Y. Hirakawa, N. Mimura, A. Motomura, K. Nakamura

International Conference on Solid State Devices and Materials(SSDM)   2011.09

CMOS Op-amp Offset Calibration Technique Using a Closed Loop Offset Amplifier and Compact Resistor String DAC Reviewed

H. Morimoto, H. Goto, H. Fujiwara, K. Nakamura

2011 International Conference on Solid State Devices and Materials(SSDM)   2011.09

An Electrically Adjustable 3-Terminal Regulator for Post-Fabrication Level-Trimming with a Reliable 1-wire Serial I/O Reviewed

H. Morimoto, H. Koike, K. Nakamura

IEICE TRANSACTIONS on Electronics   E94-C ( 6 )   945 - 952   2011.06

An Optimal Design Method for Complementary Metal Oxide Semiconductor Even-Stage Ring Oscillators Containing Latches Reviewed

Y. Kohara, M. Asano, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura

Japanese Journal of Applied Physics   49 ( 4 )   04DE15 - 04DE15-6   2010.04

An Electrically Adjustable 3-Terminal Regulator with Post-Fabrication Level-Trimming Function Reviewed

H. Morimoto, H. Koike, K. Nakamura

15th Asia and South Pacific Design Automation Conference (ASP-DAC)   365 - 366   2010.01

An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Plural Latches Reviewed

Y. Kohara, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura

2009 International Conference on Solid State Devices and Materials(SSDM)   2009.10

Static Noise Margin Evaluation Method Based on Direct Polynomial-Curve-Fitting with Universal SRAM Cell Inverter TEG Measurement Reviewed

K. Nakamura,K.Noda,H.Koike

IEEE International Conference on Microelectronic Test Structures (ICMTS)   2009.03

An Optimal Design Method for Even-Stage Ring Oscillators with a CMOS Latch Reviewed

K. Nakamura,M.Asano,Y.Kohara,H.Koike

2008 International Conference on Solid State Devices and Materials (SSDM 2008)   2008.09

A memory-based programmable logic device using look-up table cascade with synchronous static random access memories Reviewed

K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguch

Japanese Journal of Applied Physics   45 ( 4B )   3295 - 3300   2006.04

A memory-based programmable logic device using a look-up table cascade with synchronous SRAMs Reviewed

K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguchi

2005 International Conference on Solid State Devices and Materials (SSDM 2005)   2005.09

Programmable logic device with an 8-stage cascade of 64K-bit asynchronous SRAMs Reviewed

K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Qin,Y. Iguchi

Cool Chips VIII, IEEE Symposium on Low-Power and High-Speed Chips   2005.04

A realization of multiple-output functions by a look-up table ring Reviewed

H. Qin,T. Sasao,M. Matsuura,K. Nakamura,S. Nagayama,Y. Iguchi

IEICE Transactions on Fundamentals of Electronics   E87-A   3141 - 3150   2004.12

強誘電体メモリ（FeRAM）の長期データ保持特性テスト法 Reviewed

小池,田辺,山田,豊島,中村

電子情報通信学会論文誌   J86-C ( 8 )   902 - 912   2003.08

An On-Chip 100GHz Sampling 8-channel Sampling-Oscilloscope Macro with Embedded Sampling-Clock Generator Reviewed

M.Takamiya,M.Mizuno,K.Nakamura

2002 International Solid-State Circuits Conference(ISSCC)   182 - 183   2002.02

A 2.5GHz 4-phase Clock Generator with Scalable No-Feedback-Loop Architecture Reviewed

K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura

IEEE Journal of Solid-State Circuits   36 ( 11 )   1666 - 1672   2001.11

Optimizing Bias Circuit Design of Cascode Operational Amplifiers for Wide Dynamic Range Operations Reviewed

T.Fukumoto,H.Okada,K.Nakamura

2001 International Symposium on Low Power Electronics and Design,   2001.08

interconnection as an IP macro of a CMOS library Reviewed

T.Yoshikawa,I.Hatakeyama,K.Miyoshi,K.Kurata,J.Sasaki,N.Kami,T.Sugimoto,M.Fukaishi,K.Nakamura,K.Tanaka,H.Nishi,T.Kudoh

Proceedings of the Ninth Symposium on High Performance Interconnects (HOTI '01),   31 - 35   2001.08

Quasi-worst-condition built-in-self-test scheme for 4-Mb loadless CMOS four-transistor SRAM macro Reviewed

K. Takeda,Y.Aimoto,K.Nakamura,S.Masuoka,K.Ishikawa,K.Noda,T.Takeshima,T.Murotani

2001 IEEE Symposium on VLSI Circuits   229 - 230   2001.06

A 0.10um CMOS, 1.2V, 2GHz Phase-Locked Loop with Gain Compensation VCO Reviewed

K. Minami,M. Fukaishi,M. Mizuno,H. Onishi,K. Noda,K. Imai,T. Horiuchi,H. Yamaguchi,T. Sato,K. Nakamura,M.Yamashina

IEEE Custom Integrated Circuits Conf. (CICC)   213 - 216   2001.05

A 2Gb/s 21CH Low Latency Transceiver Circuit for Inter-Processor Communication Reviewed

T.Tanahashi,K.Kurisu,H.Yamaguchi,S.Tomari,T.Matsuzaka,K.Nakamura,M.Fukaishi,S.Naramoto,T.Sato

2001 ISSCC Digest of technical Papers   60 - 61   2001.02

A 2.5GHz 4-phase Clock Generator with Scalable and No Feedback Loop Architecture Reviewed

K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura

2001 ISSCC Digest of technical Papers,   398 - 399   2001.02

A 20-Gb/s CMOS Multichannel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Displays Reviewed

M.Fukaishi,K.Nakamura,H.Heiuchi,Y.Hirota,Y.Nakazawa,H.Ikeno,H.Hayama,M.Yotsuyanagi

IEEE Journal of Solid-State Circuits   35   1611 - 1618   2000.11

A CMOS 50% duty cycle repeater using complementary phase blending Reviewed

K.Nakamura,M.Fukaishi,M.Yotsuyanagi et al

2000 Symposium on VLSI Cricuits   48 - 49   2000.06

A 20-Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display Reviewed

M.Fukaishi,K.Nakamura,M.Yotsuyanagi,et.al.

2000 ISSCC Digest of technical Papers   260 - 261   2000.02

Design Innovations for Multi-Gigahertz-Rate Communication Circuits with Deep-Submicron CMOS Technology Reviewed

M,Kurisu,M.Fukaishi,H.Asazawa,M.Nishikawa,K.Nakamura,M.Yotsuyanagi

IEICE Transactions on Electronics   E82-C ( 3 )   428 - 437   1999.03

A 4.25-Gb/s CMOS fiber channel transceiver with asynchronoustree-type demultiplexer and frequency conversion architecture Reviewed

M.Fukaishi,K.Nakamura,M.Sato,Y.Tsutsui,S.Kishi,M.Yotsuyanagi

IEEE Journal of Solid-State Circuits   33   2139 - 2147   1998.12

A 6Gbps 0.18um CMOS Phase Detecting DEMUX Module Using Half-Frequency Clock Reviewed

K.Nakamura,M.Fukaishi,M.Yotsuyanagi et. al.

1998 Symposium on VLSI Cricuits   196 - 197   1998.06

A 4.25Gbps CMOS Fiber Channel Transceiver with Asynchronous Binary Tree-type Demultiplexer and Frequency Conversion Architecture Reviewed

M.Fukaishi,K.Nakamura,M.Yotsuyanagi et.,al.

1998 ISSCC Digest of technical Papers   306 - 307   1998.02

A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O Reviewed

K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki,K.Kishimoto

IEEE Journal of Solid-State Circuits   32   1758 - 1765   1997.11

A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O Reviewed

K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki ,K.Kishimoto

1997 ISSCC Digest of Technical Papers   406 - 407   1997.02

A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM Reviewed

H.Toyoshima,S.Kuhara,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

IEEE Journal of Solid-State Circuits   31   1610 - 1617   1996.11

A 50% Noise Reduction Interface Using Low-weight Coding Reviewed

K.Nakamura,Mark. A. Horowitz

1996 Symposium on VLSI Cricuits   144 - 145   1996.06

A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM Reviewed

S.Kuhara,H.Toyoshima,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

1996 ISSCC Digest of technical Papers   1996.02

PLL Timing Design Techniques for Large-scale, High-speed, Low-cost SRAMs Reviewed

K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

Transactions on Electronics   E78-C ( 7 )   805 - 811   1995.07

Design of 1.28-GB/s Bandwidth 2-Mb SRAM for Integrated Memory Array Processor Application Reviewed

T.Kimura,K.Nakamura,Y.Aimoto,T.Manabe,N.Yamashita,Y.Fujita,S.Okazaki,M.Yamashina

IEEE Journal of Solid-State Circuits   30   637 - 643   1995.06

High Speed Sub-micron Bi-CMOS Memory Reviewed

M.Takada,K.Nakamura,T.Yamazaki

IEEE Transactions on Electron Devices   42 ( 3 )   497 - 505   1995.03

A 3.84GIPS Integrated Memory Array Processor Reviewed

Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki

IEICE transactions on Systems and Computers   J78-D-I ( 2 )   82 - 90   1995.02

An SIMD Type Integrated Memory Array Processor (IMAP) Reviewed

Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki

International Symposium on Parallel Architectures, Algorithms and Networks (ISPAN)   1994.12

220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator Reviewed

K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki

IEEE Journal of Solid-State Circuits   29   1317 - 1322   1994.11

A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and a 2Mb SRAM Reviewed

N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina

IEEE Journal of Solid-State Circuits   29   1366 - 1343   1994.11

A High Performance 0.4um BiCMOS Technology for 16Mb BiCMOS SRAM's Reviewed

T.Yamazaki,H.Suzuki,T.Nishigori,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto

European Solid-State Device Research Conference (ESSDERC)   1994.09

PLL Timing Design Techniques for Large-scale, High-speed, Low-power and Low-cost SRAMs Reviewed

K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

Proceeding of 1994 Custom Integrated Circuit Conference   1994.05

A 220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator Reviewed

K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

1994 ISSCC Digest of Technical Papers   1994.02

A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and 2Mb SRAM Reviewed

N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina

1994 ISSCC Digest of Technical Papers   1994.02

A 6ns ECL 100K I/O and 8ns 3.3V TTL I/O 4Mb BiCMOS SRAM Reviewed

K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori and T.Yamazaki

IEEE Journal of Solid-State Circuits   29   1504 - 1510   1992.11

A Stacked Emitter Polysilicon (STEP) Bipolar Technology for 16Mb BiCMOS SRAMs Reviewed

H.Suzuki,T.Nishigori,T.Yamazaki,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto

IEEE 1992 Bipolar Circuits and Technology Meeting Proceedings   100 - 103   1992.10

A 6ns 4Mb ECL I/O BiCMOS SRAM with LV-TTL Mask Option Reviewed

K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki

1992 ISSCC Digest of Technical Papers   212 - 213   1992.02

Logic Functional Level Converter for High Speed Address Decoder of ECL I/O BiCMOS SRAMs Reviewed

K.Nakamura,M.Takada,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto

IEICE Transactions on Electronics   E74 ( 4 )   1991.04

A 5ns 1Mb ECL BiCMOS SRAM Reviewed

M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto

IEEE Journal of Solid-State Circuits   25   1057 - 1062   1990.10

A 5ns 1Mb BiCMOS SRAM with ECL Interface Reviewed

M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto

1990 ISCAS   1990.04

A 5ns 1Mb ECL BiCMOS SRAM Reviewed

M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto

1990 ISSCC Digest of Technical Papers   138 - 139   1990.02

Controlling Bloch lines and domain chopping for multiple stripes aligned in parallel Reviewed

K. Matsuyama,K. Nakamura,H. Asada,T. Suzuki,K. Fujimoto,and S. Konishi

Journal of Applied Physics   63 ( 8 )   3171 - 3173   1988.04

12トランジスタ完全相補型レシオレスSRAMの低電圧動作特性

近藤　敬宏，山本　裕允，法華津　智子，伊見　仁，岡村　均，中村和之

LSIとシステムのワークショップ 2015  電子情報通信学会　集積回路研究会

An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Latches

2015 international Symposium on Dependable integrated Systems 

A Ratio-less Full-complementary 12-transistor SRAM for Ultra-low Supply-voltage Operation

2015 international Symposium on Dependable integrated Systems 

コーディング法による電源スタック型回路の中間電位安定化に関する評価チップの開発と測定による性能実証

久保直也，肥塚大輝，西山智史，山之口誠将，中村和之

LSIとシステムのワークショップ 2014  電子情報通信学会　集積回路研究会

ＣＭＯＳ ＳＲＡＭセルのしきい値電圧ばらつき耐性評価用ＴＥＧの設計及び評価

伊見仁，徳丸翔吾，岡村均、中村和之

LSIとシステムのワークショップ 2014  電子情報通信学会　集積回路研究会

Mosaic SRAM Cell TEGs with Intentionally-Added Device Variability for Confirming the Ratio-less SRAM Operation

2014 international Symposium on Dependable integrated Systems 

A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICs using Parallel I/O Signal Coding

2014 international Symposium on Dependable integrated Systems 

耐素子ばらつき・超低消費電力のレシオレスSRAM 回路

中村和之

イノベーション・ジャパン2013～大学見本市＆ビジネスマッチング～  NEDO＆JST

Ratio-less 10Tr-SRAMセルとColumn Retention Loop構造による完全デジタルSRAMの設計及び評価

山本裕允、齋藤貴彦、岡村均、中村和之

LSIとシステムのワークショップ 2013  電子情報通信学会　集積回路研究会

CMOS偶数段リング発振回路における設計マージン 測定用ユニバーサルTEGの開発

太田恒平,平川豊,本村綾美,三村法寛,中村和之

LSIとシステムのワークショップ 2012  電子情報通信学会　集積回路研究会

コーディング法を用いた電源スタック型回路の中間電位安定化

西山智史,山之口誠将,中村和之

LSIとシステムのワークショップ 2012  電子情報通信学会　集積回路研究会

CMOS Op-amp Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String DAC

高速高信頼性の一線シリアルI/Fを用いた製造後補正可能な三端子レギュレーター

森本浩之、小池洋紀、中村

LSIとシステムのワークショップ 2011 

Study on Oscillation Condition for Even-Stage Ring Oscillators with Supply-voltage Transition

A Measurement of Design Margin for Even-Stage Ring Oscillators with CMOS Latch

複数個のラッチを有するCMOS偶数段リング発振回路の最適設計

平川、小原、川上、中村

LSIとシステムのワークショップ 2010  

A Study on CMOS Even-Stage Ring Oscillators Containing Single-channel Latches

A Study on CMOS Even-Stage Ring Oscillators Containing Plural Latches

ユニバーサルSRAMセルインバータTEG測定および直接多項式フィッティングに基づくスタティックノイズマージン評価手法

情報創成工学専攻

電子情報通信学会、第2種研究会・LSIとシステムのワークショップ2009, ポスターセッション 

CMOS偶数段リング発振回路の最適設計条件の検討

情報創成工学専攻

2008年電子情報通信学会全国大会 

ユニバーサルSRAM TEGによるSRAM動作マージンの評価

情報創成工学専攻

2008年電子情報通信学会全国大会 

直接多項式フィッティングに基づく SRAM スタティックノイズマージンの評価

情報創成工学専攻

2008年電子情報通信学会全国大会 

CMOS 偶数段リング発振回路の発振条件の検討

情報創成工学専攻

2008年電子情報通信学会ソサエティ大会 

SRAM SNM 評価用ユニバーサルインバータTEG の設計と評価

情報創成工学専攻

2008年電子情報通信学会ソサエティ大会 

回路シミュレータSPICEのマルチコア化の検討

情報創成工学専攻

電子情報通信学会、第2種研究会・第11回システムLSIワークショップ, ポスターセッション 

標準CMOSプロセスで実現可能な新規不揮発メモリの研究開発

本人

九州工業大学第２回東京シンポジウム 

LUTカスケードアーキテクチャによるプログラム可能LSIの開発

電子情報通信学会、第2種研究会・第8回システムLSIワークショップ, ポスターセッション 

回路-レイアウト融合設計法によるSRAM自動設計に関する研究

第57回電気関係学会九州支部連合大会 

LSI間高速通信用4値I/O回路の設計

本人

2004年電子情報通信学会ソサエティ大会 

Realization of Multiple-output functions by sequential Look-up Table Cascades

設計ルールの変更に短時間で対応可能な基本ゲートライブラリ及びSRAMマクロの自動合成ツールの開発

2003年システムLSIワークショップ　ポスターセッション  

大規模不揮発メモリLSIのアナログビットマップ解析システム

本人

電子情報通信学会　集積回路研究会　信学技報 

大規模不揮発メモリLSIのアナログビットマップ解析システム

2002年システムLSIワークショップ　ポスターセッション  

大規模不揮発メモリLSIのアナログビットマップ解析と画像処理の適用

本人

2002年電子情報通信学会ソサエティ大会 

シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価(II）

電子情報通信学会エレクトロニクスソサイエティ大会 

シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価

電子情報通信学会、信学技報 

メモリセル読み出し電圧に着目したFeRAM評価方法

2002年電子情報通信学会総合大会 

OIP (Optical-interconnection as IP of a CMOS Library)による3.125Gbit/s/port 16×16光I/Oクロスポイントスイッチ

2002年電子情報通信学会総合大会 

シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価

2002年電子情報通信学会総合大会 

4Mb無負荷型4トランジスタSRAMマクロのBIST方式

電子情報通信学会 集積回路研究会 

OIP(Optical-interconnection as an IP macro)による3.125Gb/s 16×16クロスポイントスイッチ

電子情報通信学会光スイッチング研究会 

カスコードオペアンプのダイナミックレンジを最大化するバイアス回路の設計

2001年電子情報通信学会ソサエティ大会 

オンチップデカップリング用MOSゲート容量のゲート長の検討

2001年電子情報通信学会総合大会 

LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング

本人

2001年電子情報通信学会総合大会 

フィードバック制御不要で多相化可能な2.5GHz-4相クロック発生回路の開発

2001年電子情報通信学会総合大会 

相補位相ブレンド方式によるデューティ50%補償リピータ

本人

2000年電子情報通信学会ソサエティ大会 

CMOS高速クロック＆データ リカバリ回路の開発

2000年電子情報通信学会ソサエティ大会 

相補位相ブレンド方式によるデューティ50%補償リピータ

本人

電子情報通信学会 集積回路研究会 信学技報 

LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング

電子情報通信学会 集積回路研究会 信学技報 

20Gb/s CMOSマルチチャンネル送信、受信LSI(２)

本人

2000年電子情報通信学会総合大会 

20Gb/s CMOSマルチチャンネル送信、受信LSI(1)

2000年電子情報通信学会総合大会 

高速PLLにおける回路遅延による位相余裕の劣下とその影響

本人

1999年電子情報通信学会総合大会 

非同期ツリー型構造を用いた5Gbps動作のCMOS　1:8　DEMUX回路

1998年電子情報通信学会ソサエティ大会 

位相比較機能を有する6Gbps動作のCMOS　DEMUXモジュール

本人

1998年電子情報通信学会ソサエティ大会 

位相比較機能を有する6Gbps動作のCMOS　DEMUXモジュール

本人

電子情報通信学会 集積回路研究会 信学技報 

4.25Gbps CMOSファイバチャネルトランシーバLSI

電子情報通信学会 集積回路研究会 信学技報 

4.25Gbps CMOSファイバチャネルトランシーバLSI

1998年電子情報通信学会全国大会 

500MHz動作4Mb CMOSキャッシュSRAM

電子情報通信学会 集積回路研究会 信学技報 

500MHzパイプラインバースト動作の4Mb CMOS SRAM -チップアーキテクチャと内部SRAM部の設計―

1997年電子情報通信学会総合大会 

500MHzパイプラインバースト動作の4Mb CMOS SRAM -I/O部の設計と評価―

本人

1997年電子情報通信学会総合大会 

低重心コーディングによるLSIインターフェースのノイズ半減化

本人

1996年電子情報通信学会ソサエティ大会　予稿集C-464 

6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術

1996年電子情報通信学会総合大会 

6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術

1996年電子情報通信学会総合大会 

ワード線リセットイコライズによる、大容量ＳＲＡＭの高速化技術

本人

1994年電子情報通信学会秋季全国大会　予稿集 C-514 

メモリ集積型プロセッサIMAP-LSI

電子情報通信学会 集積回路研究会 信学技報 

メモリ集積型プロセッサIMAP-2

情報処理学会 計算機アーキテクチャ研究会 

ＰＬＬによるクロック比例タイミング発生回路を搭載した220MHzパイプライン動作の16Mb BiCMOS SRAM

電子情報通信学会 シリコン材料・デバイス／集積回路合同研究会 信学技報  

メモリ集積型プロセッサIMAP LSIの回路方式

1994年電子情報通信学会春季全国大会　予稿集 C-692 

大容量・高速ＳＲＡＭ用PLL内部タイミング発生回路

本人

1994年電子情報通信学会春季全国大会　予稿集 C-688 

ウエーブパイプラインを用いた16Mb BiCMOS SRAM

1994年電子情報通信学会春季全国大会　予稿集 C-690 

メモリ集積型プロセッサIMAP LSIのメモリ部回路方式

1994年電子情報通信学会春季全国大会　予稿集 C-693 

ビット線負荷素子の配置位置の検討

本人

1993年電子情報通信学会秋季全国大会　予稿集 C-464 

内部降圧回路と電源電圧の共振に関する検討

本人

1993年電子情報通信学会春季全国大会　予稿集 C-618 

16Mb BiCMOS SRAM対応の積層エミッタ構造バイポーラトランジスタ技術

1993年電子情報通信学会春季全国大会 

アクセス時間6ns ECL I/O、8ns 3.3V TTL I/O 4Mb BiCMOS SRAM

本人

電子情報通信学会 集積回路研究会　信学技報 

BiCMOS直結型入力バッファ

1992年電子情報通信学会春季全国大会　予稿集 C-636 

アクセス時間6nsECL I/O 4Mb BiCMOS SRAM

本人

1992年電子情報通信学会春季全国大会　予稿集 C-637 

アクセス時間8ns 3.3V TTL I/O 4Mb BiCMOS SRAM

1992年電子情報通信学会春季全国大会　予稿集 C-638 

BiCMOS直結型ECL-CMOSレベル変換回路

1991年電子情報通信学会秋季全国大会　予稿集 C-429 

VEE昇圧回路内臓ECL I/O BiCMOS SRAMのレベル変換速度

1991年電子情報通信学会秋季全国大会　予稿集 C-430 

BinMOS論理ゲートの低電圧・高速化手法

本人

1991年電子情報通信学会秋季全国大会　予稿集 C-380 

BiCMOS直結型ECL-CMOSレベル変換回路

電子情報通信学会集積回路／電子デバイス合同研究会　信学技報 

ECLインターフェースBiCMOS SRAM用高速レベル変換回路

本人

1990年電子情報通信学会秋季全国大会　予稿集 SC-10-10 

アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM

本人

電子情報通信学会集積回路研究会　信学技報 

アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM

本人

1990年電子情報通信学会春季全国大会　予稿集 C-699 

論理型レベル変換回路の検討

本人

1989年電子情報通信学会秋季全国大会　予稿集 C-149 

METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

電子回路デバイス

森本浩之,中村和之

ELECTRONIC CIRCUIT DEVICE

HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

ELECTRONIC CIRCUIT DEVICE

HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

ELECTRONIC CIRCUIT DEVICE

HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

スタティックランダムアクセスメモリ設計法

中村和之、小池洋紀

電子回路デバイス

森本浩之,中村和之

CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT

Kazuyuki Nakamura

ＣＭＩＳ型半導体不揮発記憶回路

中村和之

SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT(US,EU,CN,KR,JP)

Kazuyuki Nakamura

CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT

Kazuyuki Nakamura

半導体不揮発記憶回路

中村和之

ＣＭＩＳ型半導体不揮発記憶回路

中村和之

マイクロ化総合技術センターにおける半導体人材育成とリカレント教育

第63回大学等におけるオンライン教育とデジタル変革に関するサイバーシンポジウム「教育機関DXシンポ」  2023.03  国立情報学研究所

九州の半導体アセットを集結して次世代の人材を育成しよう！

九州半導体人材育成ワークショップ2023  2023.03  九州先端科学技術研究所

グランドフィナーレパネル 日本半導体の躍進を支えるサプライチェーン/人材戦略

セミコンジャパン２０２２  2022.12  SEMI

Dependable Circuit Design Based on Inverters and SRAMs

Taiwan Tech and Kyutech Workshop on Advanced VLSI Design Technologies  2015.03  National Taiwan University of Science and Technology

CMOS不揮発メモリとその設計法に関する研究開発及び事業化

電子情報通信学会　全国大会  2008.03  電子情報通信学会

LSI間のTbps通信を目指すスーパーパラレルリンク技術の概要

2002年回路とシステム(軽井沢)ワークショップ  2002.04  2002年回路とシステム(軽井沢)ワークショップ

CMOS超高帯域LSI間通信回路技術

2001年システムLSIワークショップ（電子情報通信学会主催）  2001.11 

半導体教育の起点、期待   Newspaper, magazine

中村和之

読売新聞  読売新聞  筑豊版  2024.03.06

経団連が半導体施設視察   Newspaper, magazine

中村和之

西日本新聞  西日本新聞  2024.03.06

経済界トップ 経団連・十倉会長が視察 厚みを増す九州の半導体関連産業 人材育成がカギ   TV or radio program

中村和之

TVQ九州放送  You刊ふくおか  経団連十倉会長 九州工業大の人材育成セミナーを視察  2024.03.05

経団連十倉会長 九州工業大の人材育成セミナーを視察   TV or radio program

中村和之

日本放送協会  ロクいち！福岡  経団連十倉会長 九州工業大の人材育成セミナーを視察  2024.03.05

経団連・十倉会長が九工大の半導体関連施設を視察   TV or radio program

中村和之

KBC九州朝日放送  KBCニュース　福岡・佐賀  経団連・十倉会長が九工大の半導体関連施設を視察  2024.03.05

「国を挙げて「半導体産業」育成…経団連の十倉会長が教育現場に」   TV or radio program

中村和之

RKB毎日放送  RKB毎日放送NEWS  経団連十倉会長 九州工業大の人材育成セミナーを視察  2024.03.05

「【半導体】九工大の人材育成施設を経団連会長が視察　学生や企業など全国から研修を受け入れ」   TV or radio program

中村和之

FBS福岡放送  めんたいワイド  経団連・十倉会長が九工大の半導体関連施設を視察  2024.03.05

経団連会長　九州工業大の半導体研究施設を視察　「技術者育てる起点になってほしい」   TV or radio program

中村和之

TNCテレビ西日本  記者のチカラ  経団連十倉会長 九州工業大の人材育成セミナーを視察  2024.03.05

半導体製造、リーダー育成   Newspaper, magazine

中村和之

日本経済新聞  日本経済新聞  2023.07.14

半導体　年間１０００人　人手不足も　学生・社会人「半導体」人材育成がカギ   TV or radio program

中村和之

TVQ  You刊ふくおか  2023.04.18

九工大「社会人再育成」に力   Newspaper, magazine

中村和之

西日本新聞  西日本新聞  2023.04.08

ザ・ライフ「TSMCがやってくる!〜活況 半導体最前線〜」   TV or radio program

中村和之

日本放送協会  ザ・ライフ  九州工業大学における半導体人材育成の取り組み  2022.07.01

素子ばらつき・経年劣化に耐性を持つアナログ回路動作マージン自動極大化設計法の研究

Grant number：21560356  2009.04 - 2012.03   基盤研究(C)

CMOS互換不揮発メモリによる製造後補正を前提とした新アナログ回路設計法の研究

Grant number：19560347  2007.04 - 2009.03   基盤研究(C)

システムインパッケージにおける超高バンド幅LSI間通信回路技術の研究

Grant number：16560302  2004.04 - 2006.03   基盤研究(C)

次世代SoC-LSIにおける超高バンド幅マクロ間インターコネクト技術の研究

Grant number：14550325  2002.04 - 2004.03   基盤研究(C)

耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

Grant number：14040215  2002.04 - 2004.03   特定領域研究

福岡県システムLSI設計開発拠点推進会議   福岡システムLSIカレッジ　副校長  

2013.04 - 2020.03

The institue of electronics, information and communication engineers (IEICE)  

2006.12

The institue of electronics, information and communication engineers (IEICE)  

2006.11 - 2008.03

九州半導体イノベーション協議会   理事  

2006.04 - 2008.03

The institue of electronics, information and communication engineers (IEICE)  

2005.12

The institue of electronics, information and communication engineers (IEICE)  

2005.04 - 2006.03

The institue of electronics, information and communication engineers (IEICE)  

2004.04 - 2005.03

九州経済産業局 大学発ベンチャーに関する若手研究会   委員  

2003.10 - 2004.03

九州経済産業局 半導体関連産業の起業化・事業化創出に関する調査委員会   委員  

2003.08 - 2004.03

The institue of electronics, information and communication engineers (IEICE)  

2003.04 - 2005.03

The institue of electronics, information and communication engineers (IEICE)  

2003.04 - 2005.03

The institue of electronics, information and communication engineers (IEICE)  

2002.03

デザインガイア2001   座長  

2001.11

The institue of electronics, information and communication engineers (IEICE)  

2001.11 - 2002.03

The institue of electronics, information and communication engineers (IEICE)  

2001.10 - 2007.03

The Institute of Electrical and Electronics Engineers, Inc.  

2001.04 - 2001.07