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NAKAMURA Kazuyuki
 
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Affiliation
Center of Micro Center for Microelectronic Systems
Job
Professor
External link

Research Interests

  • Analog Circuits

  • A/Dmix Circuits

  • Logic LSI

  • Memory LSI

  • 通信用LSI

  • High-speed Interface

  • LSI設計CAD

  • シグナル・インテグリティ

  • VLSI

  • EDA

  • Digital Circuits

Research Areas

  • Manufacturing Technology (Mechanical Engineering, Electrical and Electronic Engineering, Chemical Engineering) / Electron device and electronic equipment

Undergraduate Education

  • 1986.03   Kyushu University   Faculty of Engineering   Department of Electrical Engineering   Graduated   Japan

Post Graduate Education

  • 1988.03   Kyushu University   Graduate School, Division of Engineering   Master's Course   Completed   Japan

Degree

  • Kyushu University  -  Doctor of Engineering   1998.02

Biography in Kyutech

  • 2022.04
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters   Center for Microelectronic Systems   Professor  

  • 2006.07
    -
    2022.03
     

    Kyushu Institute of Technology   Organization for Promotion of Research and Open Innovation   Center for Microelectronic Systems   Professor  

  • 2022.04
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters   Center for Microelectronic Systems   Director  

  • 2022.04
    -
    2023.05
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters   Director  

  • 2022.04
    -
    2023.05
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters   Center for Instrumental Analysis   Director  

  • 2020.04
    -
    2022.03
     

    Kyushu Institute of Technology   Organization for Promotion of Research and Open Innovation   Center for Instrumental Analysis   Director  

  • 2020.04
    -
    2022.03
     

    Kyushu Institute of Technology  

  • 2018.04
    -
    2022.03
     

    Kyushu Institute of Technology   Organization for Promotion of Research and Open Innovation   Center for Microelectronic Systems   Director  

  • 2014.04
    -
    2018.03
     

    Kyushu Institute of Technology   Center for Microelectronic Systems   Vice Director  

  • 2008.04
     

    Kyushu Institute of Technology   Graduate School of Computer Science and Systems Engineering   Department of Creative Informatics   Professor  

  • 2013.04
    -
    2017.03
     

    Kyushu Institute of Technology   Research Center for Dependable Integrated Systems   Professor  

  • 2001.08
    -
    2006.07
     

    Kyushu Institute of Technology   Center for Microelectronic Systems   Associate Professor (as old post name)  

  • 2022.04
    -
    2024.03
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

  • 2022.04
    -
    2024.03
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

  • 2022.04
    -
    2024.03
     

    Kyushu Institute of Technology   Advanced Research and Social Cooperation Headquarters  

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Biography before Kyutech

  • 1995.04 - 2001.07   日本電気(株)シリコンシステム研究所   研究員   Japan

  • 1994.04 - 1995.03   米国スタンフォード大学 コンピュータシステム研究所   客員研究員   United States

  • 1988.04 - 1994.03   日本電気(株)マイクロエレクトロニクス研究所   研究員   Japan

Academic Society Memberships

  • 2002.04   The Institute of Electrical and Electronics Engineers, Inc.   United States

  • 2001.04   The institue of electronics, information and communication engineers (IEICE)   Japan

  • 2001.04   福岡県システムLSI設計開発拠点推進会議   Japan

Research Career

  • VLSI回路の高性能化(高速・低電力)に関する研究、VLSI回路の設計法に関する研究

    未設定

    研究期間: 2001.08  - 

     More details

    21世紀を迎えた今日、我々の日常生活において、コンピュータやインターネット、携帯電話等に代表されるIT技術は、もはや必要不可欠なものとなっている。これらの技術の
    進展を根底から支えてきたものの一つが大規模集積回路(VLSI)技術である。これまでは主として、CMOS素子の微細化による製造技術の改善によりLSIの性能向上が図
    られてきたが、もはや物理限界といわれる10ナノメータ時代を迎え、現在では、回路設計技術やチップアーキテクチャにおける新しいアイデア創出によるブレークスルーへの期
    待が高まっている。
     本研究は、高速化・低電力化・高集積化といったLSIの高性能化の基本課題に対して、新規な回路・アーキテクチャを提案し、回路シミュレーションによる検討や、実際に
    LSIを試作・評価することで、その効果を検証するものである。一方で、高性能な大規模LSI回路を効率的に設計するための設計手法についても、特に性能差別化に大きく貢
    献する回路・レイアウトレベルの見地から検討を行う。これらの検討により、次世代の超大規模LSIのあるべき姿について探求していく。

Papers

  • Differential signal balancer embedded in silicon LSI as smallest common-mode filter combined bifilar coupling inductors and stacked delay lines Reviewed International journal

    Masaaki Kameya, Eishi Gofuku and Kazuyuki Nakamura

    Japanese Journal of Applied Physics   61 ( SC1079 )   SC1079-1 - SC1079-7   2022.03

     More details

    Authorship:Last author, Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    The new differential signal balancer embedded in the metal wiring layer of silicon LSI having increased wiring density and improved characteristics is developed. An internal delay line circuit is stacked vertically to obtain a larger delay time than the extended horizontally structure, and the two inductors for common-mode noise rejection are configured with a stacked bifilar winding structure to obtain higher effective coupling and lower parasitic resistance. Compared to the previous design, the common-mode rejection ratios at 2.4 GHz and 5.4 GHz have been improved by 4.0 dB and 4.6 dB in a smaller area of 120 × 230 μm2, respectively.

    DOI: 10.35848/1347-4065/ac5290

    Kyutacar

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  • Impact of Differential-mode Noise Converted from External RF Noise on Differential Transmission and its Reduction by Differential Signal Balancer Reviewed International journal

    Kameya M., Gofuku E., Nakamura K.

    Asia-Pacific Microwave Conference Proceedings, APMC   2022-November   202 - 204   2022.01

     More details

    Authorship:Last author, Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

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  • Noise Reduction Termination for RFI Induced Channel Resonance using Common-mode Choke and Differential Signal Balancer Reviewed International journal

    Masaaki Kameya, Eishi Gofuku, Kazuyuki Nakamura

    2021 IEEE CPMT Symposium Japan, ICSJ 2021   180 - 183   2021.10

     More details

    Authorship:Last author, Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Kyoto   2021.11.10  -  2021.11.12

    DOI: 10.1109/ICSJ52620.2021.9648895

    DOI: 10.1109/ICSJ52620.2021.9648895

    Kyutacar

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  • Differential Signal Balancer Embedded in Silicon LSI with Bifilar Coupling Inductors and Stacked Delay Lines Reviewed

    Masaaki Kameya, Eishi Gofuku, Kazuyuki Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   C-5-03   2021.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Sapporo   2021.09.07  -  2021.09.09

    Kyutacar

  • Compact differential signal balancer embedded in metal wiring layers of silicon LSI for common mode noise filtering Reviewed

    Masaaki Kameya, Yang-Min Chang, Eishi Gofuku and Kazuyuki Nakamura

    Japanese Journal of Applied Physics   59 ( SG )   SGGC01-11 - SGGC01-7   2020.02

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.35848/1347-4065/ab6b81

    Kyutacar

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    Other Link: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85083288791&origin=inward

  • Differential Signal Balancer Embedded in Metal Wiring Layers of Silicon LSI Reviewed

    M. Kameya, C. Yang-Min, <B>K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   M-3-05   2019.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Nagoya   2019.09.03  -  2019.09.05

    Kyutacar

  • Monte Carlo analysis by direct measurement using V<inf>th</inf>-shiftable SRAM cell TEG Reviewed International journal

    Yamaguchi S., Nishikata D., Imi H., Nakamura K.

    IEEE International Conference on Microelectronic Test Structures   2018-March   93 - 96   2018.06

     More details

    Authorship:Last author, Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    DOI: 10.1109/ICMTS.2018.8383772

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  • Design and measurement of fully digital ternary content addressable memory using ratioless static random access memory cells and hierarchical-AND matching comparator Reviewed

    Daisuke Nishikata, Mohammad Alimudin Bin Mohd Ali, Kento Hosoda, Hiroshi Matsumoto, Kazuyuki Nakamura

    Japanese Journal of Applied Physics   57 ( 4S )   04FF11-1 - 04FF11-5   2018.03

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.7567/JJAP.57.04FF11

    Kyutacar

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  • Monte Carlo Analysis by Direct Measurement using Vth-shiftable SRAM Cell TEG Reviewed

    S. Yamaguchi, D. Nishikata, H. Imi, K. Nakamura

    IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018   M_5_2   2018.03

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    USA   Austin   2018.03.19  -  2018.03.21

    Kyutacar

  • Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation Reviewed

    D. Nishikata, M. A. Bin Mohd Ali, K. Hosoda, H.Matsumoto, K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   339 - 340   2017.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Sendai   2017.09.19  -  2017.09.22

    Kyutacar

  • V<inf>th</inf>-shiftable SRAM cell TEGs for direct measurement for the immunity of the threshold voltage variability Reviewed International journal

    Yamaguchi S., Imi H., Tokumaru S., Kondo T., Yamamoto H., Nakamura K.

    IEEE International Conference on Microelectronic Test Structures   2017.06

     More details

    Authorship:Last author, Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    DOI: 10.1109/ICMTS.2017.7954265

    Scopus

    Other Link: https://www.scopus.com/inward/record.uri?partnerID=HzOxMe3b&scp=85023166168&origin=inward

  • Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability Reviewed

    S. Yamaguchi, H. Imi, S. Tokumaru, T Kondo, H. Yamamoto, K. Nakamura

    IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017   59 - 61   2017.03

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    FRANCE   Grenoble   2017.03.28  -  2017.03.30

    Kyutacar

  • Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability Reviewed

    S. Yamaguchi, H. Imi, S. Tokumaru, K. Nakamura

    IEEE/ACM Workshop on Variability Modeling and Characterization   2016.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    USA   Austin, TX   2016.11.10  -  2016.11.10

    Kyutacar

  • Self-stabilization techniques for intermediate power level in stacked-Vdd integrated circuits using DC-balanced coding methods Reviewed

    Yusuke Kohara, Naoya Kubo, Tomofumi Nishiyama, Taiki Koizuka, Mohammad Alimudin, Amirul Rahmat, Hitoshi Okamura, Tomoyuki Yamanokuchi, Kazuyuki Nakamura

    Japanese Journal of Applied Physics   55 ( 4S )   04EF06-1 - 04EF06-7   2016.04

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.7567/JJAP.55.04EF06

    Scopus

    CiNii Article

  • A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs Reviewed

    Y. Kohara, N. Kubo, M. Alimudin, A. Rahmat and K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   2015.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Sapporo   2015.09.26  -  2015.09.29

  • Ratioless full-complementary 12-transistor static random access memory for ultra low supply voltage operation Reviewed

    Takahiro Kondo, Hiromasa Yamamoto, Satoko Hoketsu, Hitoshi Imi, Hitoshi Okamura, Kazuyuki Nakamura

    Japanese Journal of Applied Physics   54 ( 4S )   04DD11-1 - 04DD11-6   2015.04

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.7567/JJAP.54.04DD11

    Kyutacar

    Scopus

    CiNii Article

  • A Measurement of Ratio-less 12-transistor SRAM cell Operation at Ultra-low Supply-voltage Reviewed

    T. Kondo, H. Yamamoto, H. Imi, H. Okamura, K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   82 - 83   2014.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Tsukuba   2014.09.08  -  2014.09.11

    Kyutacar

  • A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICsusing Parallel I/O Signal Coding Reviewed

    T. Nishiyama, T. Koizuka, H. Okamura, T.Yamanokuchi, K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   120 - 121   2013.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Japan   Fukuoka   2013.09.24  -  2013.09.27

    Kyutacar

  • Mosaic SRAM Cell TEGs with Intentionally-added Device Variability for Confirming the Ratio-less SRAM Operation Reviewed

    H. Okamura, T. Saito, H. Goto, M. Yamamoto, K. Nakamura

    IEEE International Conference on Microelectronic Test Structures (ICMTS) 2013   212 - 215   2013.03

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Osaka   JAPAN   2013.03.28  -  2013.03.28

    DOI: 10.1109/ICMTS.2013.6528174

    Kyutacar

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  • A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM Reviewed

    T. Saito, H. Okamura, M. Yamamoto, K. Nakamura

    2012 4th IEEE International Memory Workshop (IMW)   2012.05

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Italy   Milano   2012.05.29  -  2012.05.29

    DOI: 10.1109/IMW.2012.6213677

    Kyutacar

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  • A Universal Test Structure for the Direct Measurement of the Design Margin of Even-Stage Ring Oscillators with CMOS Latch Reviewed

    Y.Hirakawa, A. Motomura,K. Ota,N. Mimura, K. Nakamura

    IEEE International Conference on Microelectronic Test Structures (ICMTS) 2012   2012.03

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Diego  

    DOI: 10.1109/ICMTS.2012.6190605

    Kyutacar

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  • Complementary Metal Oxide Semiconductor Operational Amplifier Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String Digital-to-Analog Converter Reviewed

    Hiroyuki Morimoto, Hiroaki Goto, Hajime Fujiwara, Kazuyuki Nakamura

    Japanese Journal of Applied Physics   51 ( 2 )   02BE10 - 02BE10-6   2012.02

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.1143/JJAP.51.02BE10

    Kyutacar

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    CiNii Article

  • An Experimental Verification of the Design Margin Analysis Method for Even-Stage Ring Oscillators with CMOS Latch Reviewed

    Y. Hirakawa, N. Mimura, A. Motomura, K. Nakamura

    International Conference on Solid State Devices and Materials(SSDM)   2011.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Kyutacar

  • CMOS Op-amp Offset Calibration Technique Using a Closed Loop Offset Amplifier and Compact Resistor String DAC Reviewed

    H. Morimoto, H. Goto, H. Fujiwara, K. Nakamura

    2011 International Conference on Solid State Devices and Materials(SSDM)   2011.09

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Kyutacar

  • An Electrically Adjustable 3-Terminal Regulator for Post-Fabrication Level-Trimming with a Reliable 1-wire Serial I/O Reviewed

    H. Morimoto, H. Koike, K. Nakamura

    IEICE TRANSACTIONS on Electronics   E94-C ( 6 )   945 - 952   2011.06

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.1587/transele.E94.C.945

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    CiNii Article

  • An Optimal Design Method for Complementary Metal Oxide Semiconductor Even-Stage Ring Oscillators Containing Latches Reviewed

    Y. Kohara, M. Asano, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura

    Japanese Journal of Applied Physics   49 ( 4 )   04DE15 - 04DE15-6   2010.04

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (scientific journal)

    DOI: 10.1143/JJAP.49.04DE15

    Kyutacar

    Scopus

    CiNii Article

  • An Electrically Adjustable 3-Terminal Regulator with Post-Fabrication Level-Trimming Function Reviewed

    H. Morimoto, H. Koike, K. Nakamura

    15th Asia and South Pacific Design Automation Conference (ASP-DAC)   365 - 366   2010.01

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    DOI: 10.1109/ASPDAC.2010.5419859

    Kyutacar

    Scopus

  • An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Plural Latches Reviewed

    Y. Kohara, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura

    2009 International Conference on Solid State Devices and Materials(SSDM)   2009.10

     More details

    Authorship:Corresponding author   Language:English   Publishing type:Research paper (international conference proceedings)

    Kyutacar

  • Static Noise Margin Evaluation Method Based on Direct Polynomial-Curve-Fitting with Universal SRAM Cell Inverter TEG Measurement Reviewed

    K. Nakamura,K.Noda,H.Koike

    IEEE International Conference on Microelectronic Test Structures (ICMTS)   2009.03

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    Oxnard,CA,USA   2009.03.31  -  2009.03.31

    Kyutacar

  • An Optimal Design Method for Even-Stage Ring Oscillators with a CMOS Latch Reviewed

    K. Nakamura,M.Asano,Y.Kohara,H.Koike

    2008 International Conference on Solid State Devices and Materials (SSDM 2008)   2008.09

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    Tsukuba   2008.09.25  -  2008.09.25

    Kyutacar

  • A memory-based programmable logic device using look-up table cascade with synchronous static random access memories Reviewed

    K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguch

    Japanese Journal of Applied Physics   45 ( 4B )   3295 - 3300   2006.04

     More details

    Language:English   Publishing type:Research paper (scientific journal)

    Kyutacar

  • A memory-based programmable logic device using a look-up table cascade with synchronous SRAMs Reviewed

    K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguchi

    2005 International Conference on Solid State Devices and Materials (SSDM 2005)   2005.09

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    Kobe   2005.09  -  2005.09

    Kyutacar

  • Programmable logic device with an 8-stage cascade of 64K-bit asynchronous SRAMs Reviewed

    K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Qin,Y. Iguchi

    Cool Chips VIII, IEEE Symposium on Low-Power and High-Speed Chips   2005.04

     More details

    Authorship:Lead author   Language:English   Publishing type:Research paper (international conference proceedings)

    Yokohama   2005.04.20  -  2005.04.22

    Kyutacar

  • A realization of multiple-output functions by a look-up table ring Reviewed

    H. Qin,T. Sasao,M. Matsuura,K. Nakamura,S. Nagayama,Y. Iguchi

    IEICE Transactions on Fundamentals of Electronics   E87-A   3141 - 3150   2004.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • 強誘電体メモリ(FeRAM)の長期データ保持特性テスト法 Reviewed

    小池,田辺,山田,豊島,中村

    電子情報通信学会論文誌   J86-C ( 8 )   902 - 912   2003.08

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)

    主要雑誌 代表的研究業績

  • An On-Chip 100GHz Sampling 8-channel Sampling-Oscilloscope Macro with Embedded Sampling-Clock Generator Reviewed

    M.Takamiya,M.Mizuno,K.Nakamura

    2002 International Solid-State Circuits Conference(ISSCC)   182 - 183   2002.02

     More details

    Language:English   Publishing type:Research paper (other academic)

    San Francisco, California, USA   2002.02.04  -  2002.02.06

  • A 2.5GHz 4-phase Clock Generator with Scalable No-Feedback-Loop Architecture Reviewed

    K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura

    IEEE Journal of Solid-State Circuits   36 ( 11 )   1666 - 1672   2001.11

     More details

    Language:English   Publishing type:Research paper (other academic)

  • Optimizing Bias Circuit Design of Cascode Operational Amplifiers for Wide Dynamic Range Operations Reviewed

    T.Fukumoto,H.Okada,K.Nakamura

    2001 International Symposium on Low Power Electronics and Design,   2001.08

     More details

    Language:English   Publishing type:Research paper (other academic)

    Huntington Beach, California,USA   2001.08.07  -  2001.08.07

  • interconnection as an IP macro of a CMOS library Reviewed

    T.Yoshikawa,I.Hatakeyama,K.Miyoshi,K.Kurata,J.Sasaki,N.Kami,T.Sugimoto,M.Fukaishi,K.Nakamura,K.Tanaka,H.Nishi,T.Kudoh

    Proceedings of the Ninth Symposium on High Performance Interconnects (HOTI '01),   31 - 35   2001.08

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    2001.08  -  2001.08

  • Quasi-worst-condition built-in-self-test scheme for 4-Mb loadless CMOS four-transistor SRAM macro Reviewed

    K. Takeda,Y.Aimoto,K.Nakamura,S.Masuoka,K.Ishikawa,K.Noda,T.Takeshima,T.Murotani

    2001 IEEE Symposium on VLSI Circuits   229 - 230   2001.06

     More details

    Language:English   Publishing type:Research paper (other academic)

    Kyoto, Japan   2001.06.11  -  2001.06.14

  • A 0.10um CMOS, 1.2V, 2GHz Phase-Locked Loop with Gain Compensation VCO Reviewed

    K. Minami,M. Fukaishi,M. Mizuno,H. Onishi,K. Noda,K. Imai,T. Horiuchi,H. Yamaguchi,T. Sato,K. Nakamura,M.Yamashina

    IEEE Custom Integrated Circuits Conf. (CICC)   213 - 216   2001.05

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   2001.05  -  2001.05

  • A 2Gb/s 21CH Low Latency Transceiver Circuit for Inter-Processor Communication Reviewed

    T.Tanahashi,K.Kurisu,H.Yamaguchi,S.Tomari,T.Matsuzaka,K.Nakamura,M.Fukaishi,S.Naramoto,T.Sato

    2001 ISSCC Digest of technical Papers   60 - 61   2001.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   2001.02  -  2001.02

  • A 2.5GHz 4-phase Clock Generator with Scalable and No Feedback Loop Architecture Reviewed

    K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura

    2001 ISSCC Digest of technical Papers,   398 - 399   2001.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   2001.02  -  2001.02

  • A 20-Gb/s CMOS Multichannel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Displays Reviewed

    M.Fukaishi,K.Nakamura,H.Heiuchi,Y.Hirota,Y.Nakazawa,H.Ikeno,H.Hayama,M.Yotsuyanagi

    IEEE Journal of Solid-State Circuits   35   1611 - 1618   2000.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A CMOS 50% duty cycle repeater using complementary phase blending Reviewed

    K.Nakamura,M.Fukaishi,M.Yotsuyanagi et al

    2000 Symposium on VLSI Cricuits   48 - 49   2000.06

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   Hawaii   2000.06  -  2000.06

  • A 20-Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display Reviewed

    M.Fukaishi,K.Nakamura,M.Yotsuyanagi,et.al.

    2000 ISSCC Digest of technical Papers   260 - 261   2000.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   2000.02  -  2000.02

  • Design Innovations for Multi-Gigahertz-Rate Communication Circuits with Deep-Submicron CMOS Technology Reviewed

    M,Kurisu,M.Fukaishi,H.Asazawa,M.Nishikawa,K.Nakamura,M.Yotsuyanagi

    IEICE Transactions on Electronics   E82-C ( 3 )   428 - 437   1999.03

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 4.25-Gb/s CMOS fiber channel transceiver with asynchronoustree-type demultiplexer and frequency conversion architecture Reviewed

    M.Fukaishi,K.Nakamura,M.Sato,Y.Tsutsui,S.Kishi,M.Yotsuyanagi

    IEEE Journal of Solid-State Circuits   33   2139 - 2147   1998.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 6Gbps 0.18um CMOS Phase Detecting DEMUX Module Using Half-Frequency Clock Reviewed

    K.Nakamura,M.Fukaishi,M.Yotsuyanagi et. al.

    1998 Symposium on VLSI Cricuits   196 - 197   1998.06

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   Hawaii   1998.06  -  1998.06

  • A 4.25Gbps CMOS Fiber Channel Transceiver with Asynchronous Binary Tree-type Demultiplexer and Frequency Conversion Architecture Reviewed

    M.Fukaishi,K.Nakamura,M.Yotsuyanagi et.,al.

    1998 ISSCC Digest of technical Papers   306 - 307   1998.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   1998.02  -  1998.02

  • A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O Reviewed

    K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki,K.Kishimoto

    IEEE Journal of Solid-State Circuits   32   1758 - 1765   1997.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O Reviewed

    K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki ,K.Kishimoto

    1997 ISSCC Digest of Technical Papers   406 - 407   1997.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   1997.02  -  1997.02

  • A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM Reviewed

    H.Toyoshima,S.Kuhara,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

    IEEE Journal of Solid-State Circuits   31   1610 - 1617   1996.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 50% Noise Reduction Interface Using Low-weight Coding Reviewed

    K.Nakamura,Mark. A. Horowitz

    1996 Symposium on VLSI Cricuits   144 - 145   1996.06

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   Hawaii   1996.06  -  1996.06

  • A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM Reviewed

    S.Kuhara,H.Toyoshima,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

    1996 ISSCC Digest of technical Papers   1996.02

     More details

    Language:English   Publishing type:Research paper (scientific journal)

    USA   San Francisco   1996.02  -  1996.02

  • PLL Timing Design Techniques for Large-scale, High-speed, Low-cost SRAMs Reviewed

    K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

    Transactions on Electronics   E78-C ( 7 )   805 - 811   1995.07

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • Design of 1.28-GB/s Bandwidth 2-Mb SRAM for Integrated Memory Array Processor Application Reviewed

    T.Kimura,K.Nakamura,Y.Aimoto,T.Manabe,N.Yamashita,Y.Fujita,S.Okazaki,M.Yamashina

    IEEE Journal of Solid-State Circuits   30   637 - 643   1995.06

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • High Speed Sub-micron Bi-CMOS Memory Reviewed

    M.Takada,K.Nakamura,T.Yamazaki

    IEEE Transactions on Electron Devices   42 ( 3 )   497 - 505   1995.03

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 3.84GIPS Integrated Memory Array Processor Reviewed

    Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki

    IEICE transactions on Systems and Computers   J78-D-I ( 2 )   82 - 90   1995.02

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • An SIMD Type Integrated Memory Array Processor (IMAP) Reviewed

    Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki

    International Symposium on Parallel Architectures, Algorithms and Networks (ISPAN)   1994.12

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    1994.12  -  1994.12

  • 220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator Reviewed

    K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki

    IEEE Journal of Solid-State Circuits   29   1317 - 1322   1994.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and a 2Mb SRAM Reviewed

    N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina

    IEEE Journal of Solid-State Circuits   29   1366 - 1343   1994.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A High Performance 0.4um BiCMOS Technology for 16Mb BiCMOS SRAM's Reviewed

    T.Yamazaki,H.Suzuki,T.Nishigori,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto

    European Solid-State Device Research Conference (ESSDERC)   1994.09

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    1994.09  -  1994.09

  • PLL Timing Design Techniques for Large-scale, High-speed, Low-power and Low-cost SRAMs Reviewed

    K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

    Proceeding of 1994 Custom Integrated Circuit Conference   1994.05

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Diego   1994.05  -  1994.05

  • A 220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator Reviewed

    K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki

    1994 ISSCC Digest of Technical Papers   1994.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   1994.02  -  1994.02

  • A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and 2Mb SRAM Reviewed

    N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina

    1994 ISSCC Digest of Technical Papers   1994.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   San Francisco   1994.02  -  1994.02

  • A 6ns ECL 100K I/O and 8ns 3.3V TTL I/O 4Mb BiCMOS SRAM Reviewed

    K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori and T.Yamazaki

    IEEE Journal of Solid-State Circuits   29   1504 - 1510   1992.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A Stacked Emitter Polysilicon (STEP) Bipolar Technology for 16Mb BiCMOS SRAMs Reviewed

    H.Suzuki,T.Nishigori,T.Yamazaki,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto

    IEEE 1992 Bipolar Circuits and Technology Meeting Proceedings   100 - 103   1992.10

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   1992.10  -  1992.10

  • A 6ns 4Mb ECL I/O BiCMOS SRAM with LV-TTL Mask Option Reviewed

    K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki

    1992 ISSCC Digest of Technical Papers   212 - 213   1992.02

     More details

    Language:English   Publishing type:Research paper (scientific journal)

    USA   San Francisco   1992.02  -  1992.02

  • Logic Functional Level Converter for High Speed Address Decoder of ECL I/O BiCMOS SRAMs Reviewed

    K.Nakamura,M.Takada,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto

    IEICE Transactions on Electronics   E74 ( 4 )   1991.04

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 5ns 1Mb ECL BiCMOS SRAM Reviewed

    M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto

    IEEE Journal of Solid-State Circuits   25   1057 - 1062   1990.10

     More details

    Language:English   Publishing type:Research paper (scientific journal)

  • A 5ns 1Mb BiCMOS SRAM with ECL Interface Reviewed

    M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto

    1990 ISCAS   1990.04

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   1990.04  -  1990.04

  • A 5ns 1Mb ECL BiCMOS SRAM Reviewed

    M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto

    1990 ISSCC Digest of Technical Papers   138 - 139   1990.02

     More details

    Language:English   Publishing type:Research paper (international conference proceedings)

    USA   1990.02  -  1990.02

  • Controlling Bloch lines and domain chopping for multiple stripes aligned in parallel Reviewed

    K. Matsuyama,K. Nakamura,H. Asada,T. Suzuki,K. Fujimoto,and S. Konishi

    Journal of Applied Physics   63 ( 8 )   3171 - 3173   1988.04

     More details

    Language:English   Publishing type:Research paper (scientific journal)

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Publications (Books)

  • はかる×わかる半導体 入門編 改討版

    浅田邦博 監修(Joint author ,  第1章)

    日経BPコンサルティング  2020.12  ( ISBN:978-4-8644-3039-5

     More details

    Language:Japanese

  • はかる×わかる半導体 半導体テスト技術者検定3級問題集

    浅田邦博 監修(Joint author ,  第1章)

    日経BPコンサルティング  2014.12  ( ISBN:978-4-8644-3071-5

     More details

    Language:Japanese

  • はかる×わかる半導体 入門編

    浅田邦博 監修(Joint author ,  第1章)

    日経BPコンサルティング  2013.05  ( ISBN:978-4-8644-3039-5

     More details

    Language:Japanese

Conference Prsentations (Oral, Poster)

  • シリコン再プロセス技術によるウエハへのチップ再固定と配線形成

    鳩野 友理,大西 浩輝,細田 健斗,馬場 昭好,中村 和之

    LSIとシステムのワークショップ 2019  電子情報通信学会 集積回路研究会

     More details

    Event date: 2019.05.13 - 2019.05.14   Language:Japanese  

  • 小規模SRAM回路のフリーツールによるレイアウト設計及び検証

    中野 裕次,松本 浩,中村 和之

    LSIとシステムのワークショップ 2018  電子情報通信学会 集積回路研究会

     More details

    Event date: 2018.05.14 - 2018.05.15   Language:Japanese  

  • Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation

    2018 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2018.01.22   Language:English  

  • レイアウト設計・レイアウト検証におけるフリーツール代用化に関する研究

    松本 浩,細田 健斗,西方 大輔,山口 翔吾,中村 和之

    LSIとシステムのワークショップ 2017  電子情報通信学会 集積回路研究会

     More details

    Event date: 2017.05.15 - 2017.05.16   Language:Japanese  

  • A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs

    2016 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2016.02.29   Language:English  

  • 12トランジスタ完全相補型レシオレスSRAMの低電圧動作特性

    近藤 敬宏,山本 裕允,法華津 智子,伊見 仁,岡村 均,中村和之

    LSIとシステムのワークショップ 2015  電子情報通信学会 集積回路研究会

     More details

    Event date: 2015.05.11 - 2015.05.13   Language:Japanese  

  • An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Latches

    2015 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2015.03.16   Language:English  

  • A Ratio-less Full-complementary 12-transistor SRAM for Ultra-low Supply-voltage Operation

    2015 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2015.03.16   Language:English  

  • コーディング法による電源スタック型回路の中間電位安定化に関する評価チップの開発と測定による性能実証

    久保直也,肥塚大輝,西山智史,山之口誠将,中村和之

    LSIとシステムのワークショップ 2014  電子情報通信学会 集積回路研究会

     More details

    Event date: 2014.05.26 - 2014.05.28   Language:Japanese  

  • CMOS SRAMセルのしきい値電圧ばらつき耐性評価用TEGの設計及び評価

    伊見仁,徳丸翔吾,岡村均、中村和之

    LSIとシステムのワークショップ 2014  電子情報通信学会 集積回路研究会

     More details

    Event date: 2014.05.26 - 2014.05.28   Language:Japanese  

  • Mosaic SRAM Cell TEGs with Intentionally-Added Device Variability for Confirming the Ratio-less SRAM Operation

    2014 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2014.03.10   Language:English  

  • A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICs using Parallel I/O Signal Coding

    2014 international Symposium on Dependable integrated Systems 

     More details

    Event date: 2014.03.10   Language:English  

  • 耐素子ばらつき・超低消費電力のレシオレスSRAM 回路

    中村和之

    イノベーション・ジャパン2013~大学見本市&ビジネスマッチング~  NEDO&JST

     More details

    Event date: 2013.08.29 - 2013.08.30   Language:Japanese  

  • Ratio-less 10Tr-SRAMセルとColumn Retention Loop構造による完全デジタルSRAMの設計及び評価

    山本裕允、齋藤貴彦、岡村均、中村和之

    LSIとシステムのワークショップ 2013  電子情報通信学会 集積回路研究会

     More details

    Event date: 2013.05.13 - 2013.05.15   Language:Japanese  

  • CMOS偶数段リング発振回路における設計マージン 測定用ユニバーサルTEGの開発

    太田恒平,平川豊,本村綾美,三村法寛,中村和之

    LSIとシステムのワークショップ 2012  電子情報通信学会 集積回路研究会

     More details

    Event date: 2012.05.28 - 2012.05.30   Language:Japanese  

  • コーディング法を用いた電源スタック型回路の中間電位安定化

    西山智史,山之口誠将,中村和之

    LSIとシステムのワークショップ 2012  電子情報通信学会 集積回路研究会

     More details

    Event date: 2012.05.28 - 2012.05.30   Language:Japanese  

  • CMOS Op-amp Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String DAC

     More details

    Event date: 2011.11.28   Language:Japanese  

  • 高速高信頼性の一線シリアルI/Fを用いた製造後補正可能な三端子レギュレーター

    森本浩之、小池洋紀、中村

    LSIとシステムのワークショップ 2011 

     More details

    Event date: 2011.05.16 - 2011.05.18   Language:Japanese  

  • Study on Oscillation Condition for Even-Stage Ring Oscillators with Supply-voltage Transition

     More details

    Event date: 2011.03.14 - 2011.03.17   Language:Japanese  

  • A Measurement of Design Margin for Even-Stage Ring Oscillators with CMOS Latch

     More details

    Event date: 2011.03.14 - 2011.03.17   Language:Japanese  

  • 複数個のラッチを有するCMOS偶数段リング発振回路の最適設計

    平川、小原、川上、中村

    LSIとシステムのワークショップ 2010  

     More details

    Event date: 2010.05.18   Language:Japanese  

  • A Study on CMOS Even-Stage Ring Oscillators Containing Single-channel Latches

     More details

    Event date: 2010.03.16 - 2010.03.19   Language:Japanese  

  • A Study on CMOS Even-Stage Ring Oscillators Containing Plural Latches

     More details

    Event date: 2009.09.15 - 2009.09.18   Language:Japanese  

  • ユニバーサルSRAMセルインバータTEG測定および直接多項式フィッティングに基づくスタティックノイズマージン評価手法

    情報創成工学専攻

    電子情報通信学会、第2種研究会・LSIとシステムのワークショップ2009, ポスターセッション 

     More details

    Event date: 2009.05.19   Language:Japanese  

  • CMOS偶数段リング発振回路の最適設計条件の検討

    情報創成工学専攻

    2008年電子情報通信学会全国大会 

     More details

    Event date: 2009.03.17   Language:Japanese  

  • ユニバーサルSRAM TEGによるSRAM動作マージンの評価

    情報創成工学専攻

    2008年電子情報通信学会全国大会 

     More details

    Event date: 2009.03.17   Language:Japanese  

  • 直接多項式フィッティングに基づく SRAM スタティックノイズマージンの評価

    情報創成工学専攻

    2008年電子情報通信学会全国大会 

     More details

    Event date: 2009.03.17   Language:Japanese  

  • CMOS 偶数段リング発振回路の発振条件の検討

    情報創成工学専攻

    2008年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2008.09.19   Language:Japanese  

  • SRAM SNM 評価用ユニバーサルインバータTEG の設計と評価

    情報創成工学専攻

    2008年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2008.09.16   Language:Japanese  

  • 回路シミュレータSPICEのマルチコア化の検討

    情報創成工学専攻

    電子情報通信学会、第2種研究会・第11回システムLSIワークショップ, ポスターセッション 

     More details

    Event date: 2007.11   Language:Japanese  

  • 標準CMOSプロセスで実現可能な新規不揮発メモリの研究開発

    本人

    九州工業大学第2回東京シンポジウム 

     More details

    Event date: 2006.04.27   Language:Japanese  

  • LUTカスケードアーキテクチャによるプログラム可能LSIの開発

    電子情報通信学会、第2種研究会・第8回システムLSIワークショップ, ポスターセッション 

     More details

    Event date: 2004.11   Language:Japanese  

  • LSI間高速通信用4値I/O回路の設計

    本人

    2004年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2004.09   Language:Japanese  

  • 回路-レイアウト融合設計法によるSRAM自動設計に関する研究

    第57回電気関係学会九州支部連合大会 

     More details

    Event date: 2004.09   Language:Japanese  

  • Realization of Multiple-output functions by sequential Look-up Table Cascades

     More details

    Event date: 2004.01   Language:English  

  • 設計ルールの変更に短時間で対応可能な基本ゲートライブラリ及びSRAMマクロの自動合成ツールの開発

    2003年システムLSIワークショップ ポスターセッション  

     More details

    Event date: 2003.11   Language:Japanese  

  • 大規模不揮発メモリLSIのアナログビットマップ解析システム

    本人

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 2003.04   Language:Japanese  

  • 大規模不揮発メモリLSIのアナログビットマップ解析システム

    2002年システムLSIワークショップ ポスターセッション  

     More details

    Event date: 2002.11   Language:Japanese  

  • 大規模不揮発メモリLSIのアナログビットマップ解析と画像処理の適用

    本人

    2002年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2002.09   Language:Japanese  

  • シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価(II)

    電子情報通信学会エレクトロニクスソサイエティ大会 

     More details

    Event date: 2002.09   Language:Japanese  

  • シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価

    電子情報通信学会、信学技報 

     More details

    Event date: 2002.05   Language:Japanese  

  • メモリセル読み出し電圧に着目したFeRAM評価方法

    2002年電子情報通信学会総合大会 

     More details

    Event date: 2002.03.28   Language:Japanese  

  • OIP (Optical-interconnection as IP of a CMOS Library)による3.125Gbit/s/port 16×16光I/Oクロスポイントスイッチ

    2002年電子情報通信学会総合大会 

     More details

    Event date: 2002.03.27 - 2002.03.30   Language:Japanese  

  • シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価

    2002年電子情報通信学会総合大会 

     More details

    Event date: 2002.03.27   Language:Japanese  

  • 4Mb無負荷型4トランジスタSRAMマクロのBIST方式

    電子情報通信学会 集積回路研究会 

     More details

    Event date: 2001.12.20 - 2001.12.21   Language:Japanese  

  • OIP(Optical-interconnection as an IP macro)による3.125Gb/s 16×16クロスポイントスイッチ

    電子情報通信学会光スイッチング研究会 

     More details

    Event date: 2001.12.17 - 2001.12.18   Language:Japanese  

  • カスコードオペアンプのダイナミックレンジを最大化するバイアス回路の設計

    2001年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2001.09.18 - 2001.09.21   Language:Japanese  

  • オンチップデカップリング用MOSゲート容量のゲート長の検討

    2001年電子情報通信学会総合大会 

     More details

    Event date: 2001.03   Language:Japanese  

  • LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング

    本人

    2001年電子情報通信学会総合大会 

     More details

    Event date: 2001.03   Language:Japanese  

  • フィードバック制御不要で多相化可能な2.5GHz-4相クロック発生回路の開発

    2001年電子情報通信学会総合大会 

     More details

    Event date: 2001.03   Language:Japanese  

  • 相補位相ブレンド方式によるデューティ50%補償リピータ

    本人

    2000年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2000.10   Language:Japanese  

  • CMOS高速クロック&データ リカバリ回路の開発

    2000年電子情報通信学会ソサエティ大会 

     More details

    Event date: 2000.10   Language:Japanese  

  • 相補位相ブレンド方式によるデューティ50%補償リピータ

    本人

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 2000.08   Language:Japanese  

  • LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 2000.05   Language:Japanese  

  • 20Gb/s CMOSマルチチャンネル送信、受信LSI(2)

    本人

    2000年電子情報通信学会総合大会 

     More details

    Event date: 2000.03   Language:Japanese  

  • 20Gb/s CMOSマルチチャンネル送信、受信LSI(1)

    2000年電子情報通信学会総合大会 

     More details

    Event date: 2000.03   Language:Japanese  

  • 高速PLLにおける回路遅延による位相余裕の劣下とその影響

    本人

    1999年電子情報通信学会総合大会 

     More details

    Event date: 1999.03   Language:Japanese  

  • 非同期ツリー型構造を用いた5Gbps動作のCMOS 1:8 DEMUX回路

    1998年電子情報通信学会ソサエティ大会 

     More details

    Event date: 1998.10   Language:Japanese  

  • 位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール

    本人

    1998年電子情報通信学会ソサエティ大会 

     More details

    Event date: 1998.10   Language:Japanese  

  • 位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール

    本人

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 1998.08   Language:Japanese  

  • 4.25Gbps CMOSファイバチャネルトランシーバLSI

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 1998.06   Language:Japanese  

  • 4.25Gbps CMOSファイバチャネルトランシーバLSI

    1998年電子情報通信学会全国大会 

     More details

    Event date: 1998.03   Language:Japanese  

  • 500MHz動作4Mb CMOSキャッシュSRAM

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 1997.10   Language:Japanese  

  • 500MHzパイプラインバースト動作の4Mb CMOS SRAM -チップアーキテクチャと内部SRAM部の設計―

    1997年電子情報通信学会総合大会 

     More details

    Event date: 1997.03   Language:Japanese  

  • 500MHzパイプラインバースト動作の4Mb CMOS SRAM -I/O部の設計と評価―

    本人

    1997年電子情報通信学会総合大会 

     More details

    Event date: 1997.03   Language:Japanese  

  • 低重心コーディングによるLSIインターフェースのノイズ半減化

    本人

    1996年電子情報通信学会ソサエティ大会 予稿集C-464 

     More details

    Event date: 1996.09   Language:Japanese  

  • 6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術

    1996年電子情報通信学会総合大会 

     More details

    Event date: 1996.03   Language:Japanese  

  • 6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術

    1996年電子情報通信学会総合大会 

     More details

    Event date: 1996.03   Language:Japanese  

  • ワード線リセットイコライズによる、大容量SRAMの高速化技術

    本人

    1994年電子情報通信学会秋季全国大会 予稿集 C-514 

     More details

    Event date: 1994.09   Language:Japanese  

  • メモリ集積型プロセッサIMAP-LSI

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 1994.08   Language:Japanese  

  • メモリ集積型プロセッサIMAP-2

    情報処理学会 計算機アーキテクチャ研究会 

     More details

    Event date: 1994.07   Language:Japanese  

  • PLLによるクロック比例タイミング発生回路を搭載した220MHzパイプライン動作の16Mb BiCMOS SRAM

    電子情報通信学会 シリコン材料・デバイス/集積回路合同研究会 信学技報  

     More details

    Event date: 1994.05   Language:Japanese  

  • メモリ集積型プロセッサIMAP LSIの回路方式

    1994年電子情報通信学会春季全国大会 予稿集 C-692 

     More details

    Event date: 1994.03   Language:Japanese  

  • 大容量・高速SRAM用PLL内部タイミング発生回路

    本人

    1994年電子情報通信学会春季全国大会 予稿集 C-688 

     More details

    Event date: 1994.03   Language:Japanese  

  • ウエーブパイプラインを用いた16Mb BiCMOS SRAM

    1994年電子情報通信学会春季全国大会 予稿集 C-690 

     More details

    Event date: 1994.03   Language:Japanese  

  • メモリ集積型プロセッサIMAP LSIのメモリ部回路方式

    1994年電子情報通信学会春季全国大会 予稿集 C-693 

     More details

    Event date: 1994.03   Language:Japanese  

  • ビット線負荷素子の配置位置の検討

    本人

    1993年電子情報通信学会秋季全国大会 予稿集 C-464 

     More details

    Event date: 1993.09   Language:Japanese  

  • 内部降圧回路と電源電圧の共振に関する検討

    本人

    1993年電子情報通信学会春季全国大会 予稿集 C-618 

     More details

    Event date: 1993.03   Language:Japanese  

  • 16Mb BiCMOS SRAM対応の積層エミッタ構造バイポーラトランジスタ技術

    1993年電子情報通信学会春季全国大会 

     More details

    Event date: 1993.03   Language:Japanese  

  • アクセス時間6ns ECL I/O、8ns 3.3V TTL I/O 4Mb BiCMOS SRAM

    本人

    電子情報通信学会 集積回路研究会 信学技報 

     More details

    Event date: 1992.09   Language:Japanese  

  • BiCMOS直結型入力バッファ

    1992年電子情報通信学会春季全国大会 予稿集 C-636 

     More details

    Event date: 1992.03   Language:Japanese  

  • アクセス時間6nsECL I/O 4Mb BiCMOS SRAM

    本人

    1992年電子情報通信学会春季全国大会 予稿集 C-637 

     More details

    Event date: 1992.03   Language:Japanese  

  • アクセス時間8ns 3.3V TTL I/O 4Mb BiCMOS SRAM

    1992年電子情報通信学会春季全国大会 予稿集 C-638 

     More details

    Event date: 1992.03   Language:Japanese  

  • BiCMOS直結型ECL-CMOSレベル変換回路

    1991年電子情報通信学会秋季全国大会 予稿集 C-429 

     More details

    Event date: 1991.09   Language:Japanese  

  • VEE昇圧回路内臓ECL I/O BiCMOS SRAMのレベル変換速度

    1991年電子情報通信学会秋季全国大会 予稿集 C-430 

     More details

    Event date: 1991.09   Language:Japanese  

  • BinMOS論理ゲートの低電圧・高速化手法

    本人

    1991年電子情報通信学会秋季全国大会 予稿集 C-380 

     More details

    Event date: 1991.09   Language:Japanese  

  • BiCMOS直結型ECL-CMOSレベル変換回路

    電子情報通信学会集積回路/電子デバイス合同研究会 信学技報 

     More details

    Event date: 1991.05   Language:Japanese  

  • ECLインターフェースBiCMOS SRAM用高速レベル変換回路

    本人

    1990年電子情報通信学会秋季全国大会 予稿集 SC-10-10 

     More details

    Event date: 1990.10   Language:Japanese  

  • アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM

    本人

    電子情報通信学会集積回路研究会 信学技報 

     More details

    Event date: 1990.05   Language:Japanese  

  • アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM

    本人

    1990年電子情報通信学会春季全国大会 予稿集 C-699 

     More details

    Event date: 1990.03   Language:Japanese  

  • 論理型レベル変換回路の検討

    本人

    1989年電子情報通信学会秋季全国大会 予稿集 C-149 

     More details

    Event date: 1989.09   Language:Japanese  

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Industrial Property

  • 符号変換回路及び並列信号変換送受信システム

    小原祐輔、久保直也、中村和之

     More details

    Application no:特願2016-53531  Date applied:2016.03.17

  • 半導体記憶装置

    中村和之、齋藤貴彦、岡村均

     More details

    Application no:PCT/JP2013/58217  Date applied:2013.03.22

  • 半導体記憶装置

    岡村均、中村和之、齋藤貴彦

     More details

    Application no:特願2012-78557  Date applied:2012.03.30

  • 半導体記憶装置

    中村和之、齋藤貴彦、岡村均

     More details

    Application no:特願2012-76414  Date applied:2012.03.29

  • 半導体記憶装置

    中村 和之、齊藤 貴彦

     More details

    Application no:特願2011-035109  Date applied:2011.02.02

    Announcement no:特開2012-174306  Date announced:2012.09.01

    Patent/Registration no:特許第5617679号  Date registered:2014.09.26 

    回路を構成する各トランジスタの設計サイズ(ゲート幅/ゲート長)によらず、またマージン設計を行うことなしに、安定な動作が可能な半導体記憶装置を提供する。

  • METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

     More details

    Application no:12/594,048  Date applied:2008.03.10

    Patent/Registration no:US8,169,813 B2  Date registered:2012.05.01 

  • METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

     More details

    Application no:10-2009-7022739  Date applied:2008.03.10

    Patent/Registration no:10-1452013  Date registered:2014.10.10 

  • METHOD FOR EVALUATING SRAM MEMORY CELL AND MEDIUM RECORDING EVALUATION PROGRAM OF SRAM MEMORY CELL COMPUTER READABLY

     More details

    Application no:08721724.6  Date applied:2008.03.10

    Patent/Registration no:2136372B1  Date registered:2014.12.03 

  • 電子回路デバイス

    森本浩之,中村和之

     More details

    Application no:'PCT/JP2008/051318  Date applied:2008.01.29

  • ELECTRONIC CIRCUIT DEVICE

    HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

     More details

    Application no:12/526,576  Date applied:2008.01.29

    Patent/Registration no:US 7,924,636 B2  Date registered:2011.04.12 

  • ELECTRONIC CIRCUIT DEVICE

    HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

     More details

    Application no:10-2009-7015740  Date applied:2008.01.29

    Patent/Registration no:10-1402419  Date registered:2014.05.26 

  • ELECTRONIC CIRCUIT DEVICE

    HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA

     More details

    Application no:08704100.0  Date applied:2008.01.29

    Patent/Registration no:EP 2128736  Date registered:2016.07.13 

  • スタティックランダムアクセスメモリ設計法

    中村和之、小池洋紀

     More details

    Application no:'特願2007- 95928  Date applied:2007.03.31

  • 電子回路デバイス

    森本浩之,中村和之

     More details

    Application no:'特願2007-089951  Date applied:2007.03.29

  • CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT

    Kazuyuki Nakamura

     More details

    Application no:'US-11/637481  Date applied:2006.12.12

    Patent/Registration no:'US-7248507  Date registered:2007.07.24 

  • CMIS型半導体不揮発記憶回路

    中村和之

     More details

    Application no:'特願2006-101114  Date applied:2006.03.31

  • SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT(US,EU,CN,KR,JP)

    Kazuyuki Nakamura

     More details

    Application no:'PCT/JP2005/006121  Date applied:2005.10.13

  • CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT

    Kazuyuki Nakamura

     More details

    Application no:'US-11/153113  Date applied:2005.06.15

    Patent/Registration no:'US-7151706  Date registered:2006.12.19 

  • 半導体不揮発記憶回路

    中村和之

     More details

    Application no:'2004-108484  Date applied:2004.03.31

  • CMIS型半導体不揮発記憶回路

    中村和之

     More details

    Application no:'特願2002-367648  Date applied:2002.12.19

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Lectures

  • グランドフィナーレパネル 日本半導体の躍進を支えるサプライチェーン/人材戦略

    セミコンジャパン2022  2022.12  SEMI

     More details

    Event date: 2022.12.14 - 2022.12.16   Language:Japanese   Presentation type:Panel discussion   Venue:東京ビッグサイト   Country:Japan  

    日本の半導体産業はいわゆる「失われた30年」からの成長再開に向けて力強い一歩を踏み出しました。1990年代から大きく様変わりした市場環境の中で、国内の枠組みから抜け出した国際協力のもとに、日本の半導体産業はサプライチェーンや人材などの課題に取り組み、新たな高みを目指しています。SEMICON Japanの最終日をかざるグランドフィナーレパネルでは、ソニー、東京エレクトロン、九州工業大学、そして台湾ファウンドリメーカーからパネリストを招き、サプライチェーンが協調して取り組むべき戦略を議論します。
    パネリスト
    ・清水 照士 ソニーグループ 上席事業役員 ソニーセミコンダクタソリューションズ 代表取締役社長 兼 CEO
    ・小野寺 誠 TSMCジャパン 代表取締役社長
    ・三田野 好伸 東京エレクトロン SPE事業本部 コーポレート オフィサー・ 専務執行役員・ SPE事業本部長
    ・中村 和之 九州工業大学 マイクロ化総合技術センター センター長・教授

  • Dependable Circuit Design Based on Inverters and SRAMs

    Taiwan Tech and Kyutech Workshop on Advanced VLSI Design Technologies  2015.03  National Taiwan University of Science and Technology

     More details

    Presentation type:Keynote lecture  

  • CMOS不揮発メモリとその設計法に関する研究開発及び事業化

    電子情報通信学会 全国大会  2008.03  電子情報通信学会

     More details

    Presentation type:Invited lecture   Venue:北九州学術研究都市  

  • LSI間のTbps通信を目指すスーパーパラレルリンク技術の概要

    2002年回路とシステム(軽井沢)ワークショップ  2002.04  2002年回路とシステム(軽井沢)ワークショップ

     More details

    Presentation type:Invited lecture   Venue:軽井沢  

  • CMOS超高帯域LSI間通信回路技術

    2001年システムLSIワークショップ(電子情報通信学会主催)  2001.11 

     More details

    Presentation type:Invited lecture   Venue:北九州国際会議場  

Press

  • 九工大にキオクシア・ラピダス・・研修次々 半導体全工程 見られる さわれる   Newspaper, magazine

    中村和之

    朝日新聞社  朝日新聞  朝刊7面  2024.05.17

     More details

    Author:Other  

    九州工業大の飯塚キャンパス(福岡県飯塚市)にあるマイクロ化総合技術センターに、日本中の半導体関連企業の研修
    が殺到している。

  • 九工大に半導体研修が殺到、全行程使って学べると人気大手も続々   Internet

    中村和之

    朝日新聞社  朝日新聞デジタル  Web記事  2024.05.01

     More details

    Author:Other  

    九州工業大の飯塚キャンパス(福岡県飯塚市)にあるマイクロ化総合技術センターに、日本中の半導体関連企業の研修
    が殺到している。

  • 半導体 年間1000人 人手不足も 学生・社会人「半導体」人材育成がカギ   TV or radio program

    中村和之

    TVQ  You刊ふくおか  2023.04.18

     More details

    半導体、人材育成

  • ザ・ライフ「TSMCがやってくる!〜活況 半導体最前線〜」   TV or radio program

    中村和之

    日本放送協会  ザ・ライフ  九州工業大学における半導体人材育成の取り組み  2022.07.01

Honors and Awards

  • 第8回ものづくり日本大賞 経済産業大臣賞

    経済産業省   第8回ものづくり日本大賞 経済産業大臣賞   2020.01.27

    システム開発技術カレッジ

     More details

    Country:Japan

    半導体関連分野で国内最大となるリカレント教育機関
    「システム開発技術カレッジ」
    校長:福田 晃 九州大学 大学院システム情報科学研究院 教授
    副校長:中村 和之 九州工業大学 大学院情報工学府情報創成工学専攻 教授
    メンバー:梶原 勝幸、山下 英博、平野 俊典、有瀬 房美、三井 朋美

  • LSIとシステムのワークショップ 2013 ICD優秀ポスター賞(学生部門)

    電子情報通信学会 集積回路研究会   2013.05.15

    山本裕允、齋藤貴彦、岡村均、中村和之

     More details

    Country:Japan

Grants-in-Aid for Scientific Research

  • ビッグデータの高速検索処理を可能にする超低消費電力レシオレスCAMの研究

    Grant number:15K06021  2015.10 - 2018.03   基盤研究(C)

     More details

    超低電圧下での動作を可能としたレシオレスSRAM技術を、高速パケット処理に広く利用されているCAM(Content Addressable Memory)回路へ適用する。さらに低電圧動作時の信頼性を高める技術を開発することで、素子ばらつきや経年劣化の影響を受けず、高速かつ超低消費電力な検索ハードウエアエンジンを実現する。

  • 素子ばらつき・経年劣化に影響を受けず動作可能な完全デジタルSRAM回路の研究

    Grant number:24560408  2012.04 - 2015.03   基盤研究(C)

  • 素子ばらつき・経年劣化に耐性を持つアナログ回路動作マージン自動極大化設計法の研究

    Grant number:21560356  2009.04 - 2012.03   基盤研究(C)

  • CMOS互換不揮発メモリによる製造後補正を前提とした新アナログ回路設計法の研究

    Grant number:19560347  2007.04 - 2009.03   基盤研究(C)

  • システムインパッケージにおける超高バンド幅LSI間通信回路技術の研究

    Grant number:16560302  2004.04 - 2006.03   基盤研究(C)

  • 次世代SoC-LSIにおける超高バンド幅マクロ間インターコネクト技術の研究

    Grant number:14550325  2002.04 - 2004.03   基盤研究(C)

  • 耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

    Grant number:14040215  2002.04 - 2004.03   特定領域研究

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Contracts

  • AS242Z03484J素子ばらつきの影響を受けず超低電圧・超低消費電力動作が可能な完全デジタルSRAM回路の研究開発

    2012.11 - 2013.10

     More details

    Grant type:Consigned research

  • (テーマ21)ミクストシグナルLSI IPとその先端的設計技術の研究開発

    2007.06 - 2012.03

     More details

    Grant type:Consigned research

    地域産学官連携科学技術振興事業費補助金〈イノベーションシステム整備事業〉地域イノベーションクラスタープログラム(グローバル型)

  • SoC用低電力・構成可変・不揮発メモリマクロ技術に関する研究

    2002.09 - 2007.03

     More details

    Grant type:Consigned research

    (知的創造による地域産学官連携強化プログラム「知的クラスター創成事業」)

Activities of Academic societies and Committees

  • 福岡県半導体・デジタル産業振興会議   企画運営委員  

    2022.06

  • 九州半導体人材育成等コンソーシアム   委員  

    2022.05

  • 福岡県産業・科学技術振興財団(ふくおかIST)   システム開発技術カレッジ 校長  

    2020.04

  • 九州半導体イノベーション協議会   理事  

    2018.06

  • 福岡県システムLSI設計開発拠点推進会議   福岡システムLSIカレッジ 副校長  

    2013.04 - 2020.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2006.12

  • The institue of electronics, information and communication engineers (IEICE)  

    2006.11 - 2008.03

  • 九州半導体イノベーション協議会   理事  

    2006.04 - 2008.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2005.12

  • The institue of electronics, information and communication engineers (IEICE)  

    2005.04 - 2006.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2004.04 - 2005.03

  • 九州経済産業局 大学発ベンチャーに関する若手研究会   委員  

    2003.10 - 2004.03

  • 九州経済産業局 半導体関連産業の起業化・事業化創出に関する調査委員会   委員  

    2003.08 - 2004.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2003.04 - 2005.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2003.04 - 2005.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2002.03

  • デザインガイア2001   座長  

    2001.11

  • The institue of electronics, information and communication engineers (IEICE)  

    2001.11 - 2002.03

  • The institue of electronics, information and communication engineers (IEICE)  

    2001.10 - 2007.03

  • The Institute of Electrical and Electronics Engineers, Inc.  

    2001.04 - 2001.07

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Social activity outside the university

  • 佐世保高専 半導体工学概論 講師

    Role(s):Lecturer

    佐世保工業高等専門学校  2022.06.28

     More details

    Audience: High school students, College students

    Type:Visiting lecture

  • 産学連携製造中核人材育成セミナー「半導体デバイス製造プロセス(前工程)」

    Role(s):Lecturer, Planner, Organizing member

    2018.04

     More details

    Audience: General

    Type:Seminar, workshop

    運営全般、座学・測定担当

  • 産学連携製造中核人材育成セミナー「独自デバイス設計開発実習」

    2017.04.01 - 2019.03.31

     More details

    Type:Seminar, workshop

    設計技術指導