所属
先端研究・社会連携本部 マイクロ化総合技術センター
職名
教授
外部リンク
ナカムラ カズユキ
中村 和之
NAKAMURA Kazuyuki
Scopus 論文情報
総論文数: 0 総Citation: 0 h-index: 3
研究キーワード
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アナログ回路
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アナログ／デジタル混載回路
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ロジックLSI
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メモリLSI
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通信用LSI
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高速インターフェース
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LSI設計CAD
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シグナル・インテグリティ
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VLSI
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EDA
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デジタル回路
研究分野
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ものづくり技術（機械・電気電子・化学工学） / 電子デバイス、電子機器
出身学校
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1986年03月 九州大学 工学部 電気工学科 卒業 日本国
出身大学院
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1988年03月 九州大学 工学研究科 電気工学専攻 修士課程・博士前期課程 修了 日本国
取得学位
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九州大学 - 博士（工学） 1998年02月
学内職務経歴
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2022年04月 - 現在 九州工業大学 先端研究・社会連携本部 マイクロ化総合技術センター 教授
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2006年07月 - 2022年03月 九州工業大学 オープンイノベーション推進機構 マイクロ化総合技術センター 教授
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2022年04月 - 現在 九州工業大学 先端研究・社会連携本部 マイクロ化総合技術センター センター長（マイクロ化総合技術センター）
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2022年04月 - 2023年05月 九州工業大学 先端研究・社会連携本部 設備共用推進部長
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2022年04月 - 2023年05月 九州工業大学 先端研究・社会連携本部 機器分析センター センター長（機器分析センター）
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2020年04月 - 2022年03月 九州工業大学 副理事（設備共用推進担当）
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2020年04月 - 2022年03月 九州工業大学 オープンイノベーション推進機構 機器分析センター センター長（機器分析センター）
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2018年04月 - 2022年03月 九州工業大学 オープンイノベーション推進機構 マイクロ化総合技術センター センター長（マイクロ化総合技術センター）
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2014年04月 - 2018年03月 九州工業大学 マイクロ化総合技術センター 副センター長
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2008年04月 - 現在 九州工業大学 大学院情報工学府 情報創成工学専攻 教授
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2013年04月 - 2017年03月 九州工業大学 ディペンダブル集積システム研究センター 教授
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2001年08月 - 2006年07月 九州工業大学 マイクロ化総合技術センター 助教授
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2022年04月 - 2024年03月 九州工業大学 先端研究・社会連携本部 機器分析センター長
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2022年04月 - 2024年03月 九州工業大学 先端研究・社会連携本部 マイクロ化総合技術センター長
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2022年04月 - 2024年03月 九州工業大学 先端研究・社会連携本部 設備共用推進部長
学外略歴
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1995年04月 - 2001年07月 日本電気（株）シリコンシステム研究所 研究員 日本国
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1994年04月 - 1995年03月 米国スタンフォード大学 コンピュータシステム研究所 客員研究員 アメリカ合衆国
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1988年04月 - 1994年03月 日本電気（株）マイクロエレクトロニクス研究所 研究員 日本国
所属学会・委員会
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2002年04月 - 現在 米国電気電子学会(IEEE) アメリカ合衆国
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2001年04月 - 現在 電子情報通信学会 日本国
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2001年04月 - 現在 福岡県システムLSI設計開発拠点推進会議 日本国
研究経歴
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ＶＬＳＩ回路の高性能化（高速・低電力）に関する研究、ＶＬＳＩ回路の設計法に関する研究
未設定
研究期間： 2001年08月 - 現在
論文
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Masaaki Kameya, Eishi Gofuku and Kazuyuki Nakamura
Japanese Journal of Applied Physics 61 ( SC1079 ) SC1079-1 - SC1079-7 2022年03月
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Impact of Differential-mode Noise Converted from External RF Noise on Differential Transmission and its Reduction by Differential Signal Balancer 査読有り 国際誌
Kameya M., Gofuku E., Nakamura K.
Asia-Pacific Microwave Conference Proceedings, APMC 2022-November 202 - 204 2022年01月
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Noise Reduction Termination for RFI Induced Channel Resonance using Common-mode Choke and Differential Signal Balancer 査読有り 国際誌
Masaaki Kameya, Eishi Gofuku, Kazuyuki Nakamura
2021 IEEE CPMT Symposium Japan, ICSJ 2021 180 - 183 2021年10月
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Differential Signal Balancer Embedded in Silicon LSI with Bifilar Coupling Inductors and Stacked Delay Lines 査読有り
Masaaki Kameya, Eishi Gofuku, Kazuyuki Nakamura
International Conference on Solid State Devices and Materials(SSDM) C-5-03 2021年09月
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Compact differential signal balancer embedded in metal wiring layers of silicon LSI for common mode noise filtering 査読有り
Masaaki Kameya, Yang-Min Chang, Eishi Gofuku and Kazuyuki Nakamura
Japanese Journal of Applied Physics 59 ( SG ) SGGC01-11 - SGGC01-7 2020年02月
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Differential Signal Balancer Embedded in Metal Wiring Layers of Silicon LSI 査読有り
M. Kameya, C. Yang-Min, <B>K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) M-3-05 2019年09月
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Monte Carlo analysis by direct measurement using V<inf>th</inf>-shiftable SRAM cell TEG 査読有り 国際誌
Yamaguchi S., Nishikata D., Imi H., Nakamura K.
IEEE International Conference on Microelectronic Test Structures 2018-March 93 - 96 2018年06月
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Monte Carlo Analysis by Direct Measurement using Vth-shiftable SRAM Cell TEG 査読有り
S. Yamaguchi, D. Nishikata, H. Imi, K. Nakamura
IEEE International Conference on Microelectronic Test Structures (ICMTS) 2018 M_5_2 2018年03月
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Design and measurement of fully digital ternary content addressable memory using ratioless static random access memory cells and hierarchical-AND matching comparator 査読有り
Daisuke Nishikata, Mohammad Alimudin Bin Mohd Ali, Kento Hosoda, Hiroshi Matsumoto, Kazuyuki Nakamura
Japanese Journal of Applied Physics 57 ( 4S ) 04FF11-1 - 04FF11-5 2018年03月
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Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation 査読有り
D. Nishikata, M. A. Bin Mohd Ali, K. Hosoda, H.Matsumoto, K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) 339 - 340 2017年09月
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V<inf>th</inf>-shiftable SRAM cell TEGs for direct measurement for the immunity of the threshold voltage variability 査読有り 国際誌
Yamaguchi S., Imi H., Tokumaru S., Kondo T., Yamamoto H., Nakamura K.
IEEE International Conference on Microelectronic Test Structures 2017年06月
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A Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability 査読有り
S. Yamaguchi, H. Imi, S. Tokumaru, T Kondo, H. Yamamoto, K. Nakamura
IEEE International Conference on Microelectronic Test Structures (ICMTS) 2017 59 - 61 2017年03月
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A Vth-Shiftable SRAM Cell TEGs for Direct Measurement for the immunity of the Threshold Voltage Variability 査読有り
S. Yamaguchi, H. Imi, S. Tokumaru, K. Nakamura
IEEE/ACM Workshop on Variability Modeling and Characterization 2016年09月
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Self-stabilization techniques for intermediate power level in stacked-Vdd integrated circuits using DC-balanced coding methods 査読有り
Yusuke Kohara, Naoya Kubo, Tomofumi Nishiyama, Taiki Koizuka, Mohammad Alimudin, Amirul Rahmat, Hitoshi Okamura, Tomoyuki Yamanokuchi, Kazuyuki Nakamura
Japanese Journal of Applied Physics 55 ( 4S ) 04EF06-1 - 04EF06-7 2016年04月
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A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs 査読有り
Y. Kohara, N. Kubo, M. Alimudin, A. Rahmat and K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) 2015年09月
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Ratioless full-complementary 12-transistor static random access memory for ultra low supply voltage operation 査読有り
Takahiro Kondo, Hiromasa Yamamoto, Satoko Hoketsu, Hitoshi Imi, Hitoshi Okamura, Kazuyuki Nakamura
Japanese Journal of Applied Physics 54 ( 4S ) 04DD11-1 - 04DD11-6 2015年04月
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A Measurement of Ratio-less 12-transistor SRAM cell Operation at Ultra-low Supply-voltage 査読有り
T. Kondo, H. Yamamoto, H. Imi, H. Okamura, K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) 82 - 83 2014年09月
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A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICsusing Parallel I/O Signal Coding 査読有り
T. Nishiyama, T. Koizuka, H. Okamura, T.Yamanokuchi, K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) 120 - 121 2013年09月
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Mosaic SRAM Cell TEGs with Intentionally-added Device Variability for Confirming the Ratio-less SRAM Operation 査読有り
H. Okamura, T. Saito, H. Goto, M. Yamamoto, K. Nakamura
IEEE International Conference on Microelectronic Test Structures (ICMTS) 2013 212 - 215 2013年03月
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A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM 査読有り
T. Saito, H. Okamura, M. Yamamoto, K. Nakamura
2012 4th IEEE International Memory Workshop (IMW) 2012年05月
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A Universal Test Structure for the Direct Measurement of the Design Margin of Even-Stage Ring Oscillators with CMOS Latch 査読有り
Y.Hirakawa, A. Motomura,K. Ota,N. Mimura, K. Nakamura
IEEE International Conference on Microelectronic Test Structures (ICMTS) 2012 2012年03月
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Complementary Metal Oxide Semiconductor Operational Amplifier Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String Digital-to-Analog Converter 査読有り
Hiroyuki Morimoto, Hiroaki Goto, Hajime Fujiwara, Kazuyuki Nakamura
Japanese Journal of Applied Physics 51 ( 2 ) 02BE10 - 02BE10-6 2012年02月
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CMOS Op-amp Offset Calibration Technique Using a Closed Loop Offset Amplifier and Compact Resistor String DAC 査読有り
H. Morimoto, H. Goto, H. Fujiwara, K. Nakamura
2011 International Conference on Solid State Devices and Materials(SSDM) 2011年09月
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An Experimental Verification of the Design Margin Analysis Method for Even-Stage Ring Oscillators with CMOS Latch 査読有り
Y. Hirakawa, N. Mimura, A. Motomura, K. Nakamura
International Conference on Solid State Devices and Materials(SSDM) 2011年09月
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An Electrically Adjustable 3-Terminal Regulator for Post-Fabrication Level-Trimming with a Reliable 1-wire Serial I/O 査読有り
H. Morimoto, H. Koike, K. Nakamura
IEICE TRANSACTIONS on Electronics E94-C ( 6 ) 945 - 952 2011年06月
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An Optimal Design Method for Complementary Metal Oxide Semiconductor Even-Stage Ring Oscillators Containing Latches 査読有り
Y. Kohara, M. Asano, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura
Japanese Journal of Applied Physics 49 ( 4 ) 04DE15 - 04DE15-6 2010年04月
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An Electrically Adjustable 3-Terminal Regulator with Post-Fabrication Level-Trimming Function 査読有り
H. Morimoto, H. Koike, K. Nakamura
15th Asia and South Pacific Design Automation Conference (ASP-DAC) 365 - 366 2010年01月
-
An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Plural Latches 査読有り
Y. Kohara, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura
2009 International Conference on Solid State Devices and Materials(SSDM) 2009年10月
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Static Noise Margin Evaluation Method Based on Direct Polynomial-Curve-Fitting with Universal SRAM Cell Inverter TEG Measurement 査読有り
K. Nakamura,K.Noda,H.Koike
IEEE International Conference on Microelectronic Test Structures (ICMTS) 2009年03月
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An Optimal Design Method for Even-Stage Ring Oscillators with a CMOS Latch 査読有り
K. Nakamura,M.Asano,Y.Kohara,H.Koike
2008 International Conference on Solid State Devices and Materials (SSDM 2008) 2008年09月
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A memory-based programmable logic device using look-up table cascade with synchronous static random access memories 査読有り
K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguch
Japanese Journal of Applied Physics 45 ( 4B ) 3295 - 3300 2006年04月
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A memory-based programmable logic device using a look-up table cascade with synchronous SRAMs 査読有り
K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Nakahara,Y. Iguchi
2005 International Conference on Solid State Devices and Materials (SSDM 2005) 2005年09月
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Programmable logic device with an 8-stage cascade of 64K-bit asynchronous SRAMs 査読有り
K. Nakamura,T. Sasao,M. Matsuura,K. Tanaka,K. Yoshizumi,H. Qin,Y. Iguchi
Cool Chips VIII, IEEE Symposium on Low-Power and High-Speed Chips 2005年04月
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A realization of multiple-output functions by a look-up table ring 査読有り
H. Qin,T. Sasao,M. Matsuura,K. Nakamura,S. Nagayama,Y. Iguchi
IEICE Transactions on Fundamentals of Electronics E87-A 3141 - 3150 2004年12月
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強誘電体メモリ（FeRAM）の長期データ保持特性テスト法 査読有り
小池,田辺,山田,豊島,中村
電子情報通信学会論文誌 J86-C ( 8 ) 902 - 912 2003年08月
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An On-Chip 100GHz Sampling 8-channel Sampling-Oscilloscope Macro with Embedded Sampling-Clock Generator 査読有り
M.Takamiya,M.Mizuno,K.Nakamura
2002 International Solid-State Circuits Conference(ISSCC) 182 - 183 2002年02月
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A 2.5GHz 4-phase Clock Generator with Scalable No-Feedback-Loop Architecture 査読有り
K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura
IEEE Journal of Solid-State Circuits 36 ( 11 ) 1666 - 1672 2001年11月
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Optimizing Bias Circuit Design of Cascode Operational Amplifiers for Wide Dynamic Range Operations 査読有り
T.Fukumoto,H.Okada,K.Nakamura
2001 International Symposium on Low Power Electronics and Design, 2001年08月
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interconnection as an IP macro of a CMOS library 査読有り
T.Yoshikawa,I.Hatakeyama,K.Miyoshi,K.Kurata,J.Sasaki,N.Kami,T.Sugimoto,M.Fukaishi,K.Nakamura,K.Tanaka,H.Nishi,T.Kudoh
Proceedings of the Ninth Symposium on High Performance Interconnects (HOTI '01), 31 - 35 2001年08月
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Quasi-worst-condition built-in-self-test scheme for 4-Mb loadless CMOS four-transistor SRAM macro 査読有り
K. Takeda,Y.Aimoto,K.Nakamura,S.Masuoka,K.Ishikawa,K.Noda,T.Takeshima,T.Murotani
2001 IEEE Symposium on VLSI Circuits 229 - 230 2001年06月
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A 0.10um CMOS, 1.2V, 2GHz Phase-Locked Loop with Gain Compensation VCO 査読有り
K. Minami,M. Fukaishi,M. Mizuno,H. Onishi,K. Noda,K. Imai,T. Horiuchi,H. Yamaguchi,T. Sato,K. Nakamura,M.Yamashina
IEEE Custom Integrated Circuits Conf. (CICC) 213 - 216 2001年05月
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A 2.5GHz 4-phase Clock Generator with Scalable and No Feedback Loop Architecture 査読有り
K.Yamaguchi,M.Fukaishi,T.Sakamoto,A.Akiyama,K.Nakamura
2001 ISSCC Digest of technical Papers, 398 - 399 2001年02月
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A 2Gb/s 21CH Low Latency Transceiver Circuit for Inter-Processor Communication 査読有り
T.Tanahashi,K.Kurisu,H.Yamaguchi,S.Tomari,T.Matsuzaka,K.Nakamura,M.Fukaishi,S.Naramoto,T.Sato
2001 ISSCC Digest of technical Papers 60 - 61 2001年02月
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A 20-Gb/s CMOS Multichannel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Displays 査読有り
M.Fukaishi,K.Nakamura,H.Heiuchi,Y.Hirota,Y.Nakazawa,H.Ikeno,H.Hayama,M.Yotsuyanagi
IEEE Journal of Solid-State Circuits 35 1611 - 1618 2000年11月
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A CMOS 50% duty cycle repeater using complementary phase blending 査読有り
K.Nakamura,M.Fukaishi,M.Yotsuyanagi et al
2000 Symposium on VLSI Cricuits 48 - 49 2000年06月
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A 20-Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display 査読有り
M.Fukaishi,K.Nakamura,M.Yotsuyanagi,et.al.
2000 ISSCC Digest of technical Papers 260 - 261 2000年02月
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Design Innovations for Multi-Gigahertz-Rate Communication Circuits with Deep-Submicron CMOS Technology 査読有り
M,Kurisu,M.Fukaishi,H.Asazawa,M.Nishikawa,K.Nakamura,M.Yotsuyanagi
IEICE Transactions on Electronics E82-C ( 3 ) 428 - 437 1999年03月
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A 4.25-Gb/s CMOS fiber channel transceiver with asynchronoustree-type demultiplexer and frequency conversion architecture 査読有り
M.Fukaishi,K.Nakamura,M.Sato,Y.Tsutsui,S.Kishi,M.Yotsuyanagi
IEEE Journal of Solid-State Circuits 33 2139 - 2147 1998年12月
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A 6Gbps 0.18um CMOS Phase Detecting DEMUX Module Using Half-Frequency Clock 査読有り
K.Nakamura,M.Fukaishi,M.Yotsuyanagi et. al.
1998 Symposium on VLSI Cricuits 196 - 197 1998年06月
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A 4.25Gbps CMOS Fiber Channel Transceiver with Asynchronous Binary Tree-type Demultiplexer and Frequency Conversion Architecture 査読有り
M.Fukaishi,K.Nakamura,M.Yotsuyanagi et.,al.
1998 ISSCC Digest of technical Papers 306 - 307 1998年02月
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A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O 査読有り
K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki,K.Kishimoto
IEEE Journal of Solid-State Circuits 32 1758 - 1765 1997年11月
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A 500MHz 4Mb CMOS Pipe-line Burst Cache SRAM with Point-to-Point Noise Reduction Coding I/O 査読有り
K.Nakamura,K.Takeda,H.Toyoshima,K.node,H.Ohkubo,T.Uchida,T.Shimizu,T.Itani,K.Tokashiki ,K.Kishimoto
1997 ISSCC Digest of Technical Papers 406 - 407 1997年02月
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A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM 査読有り
H.Toyoshima,S.Kuhara,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
IEEE Journal of Solid-State Circuits 31 1610 - 1617 1996年11月
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A 50% Noise Reduction Interface Using Low-weight Coding 査読有り
K.Nakamura,Mark. A. Horowitz
1996 Symposium on VLSI Cricuits 144 - 145 1996年06月
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A 6-ns, 1.5-V, 4-Mb BiCMOS SRAM 査読有り
S.Kuhara,H.Toyoshima,K.Takeda,K.Nakamura,H.Okamura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
1996 ISSCC Digest of technical Papers 1996年02月
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PLL Timing Design Techniques for Large-scale, High-speed, Low-cost SRAMs 査読有り
K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
Transactions on Electronics E78-C ( 7 ) 805 - 811 1995年07月
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Design of 1.28-GB/s Bandwidth 2-Mb SRAM for Integrated Memory Array Processor Application 査読有り
T.Kimura,K.Nakamura,Y.Aimoto,T.Manabe,N.Yamashita,Y.Fujita,S.Okazaki,M.Yamashina
IEEE Journal of Solid-State Circuits 30 637 - 643 1995年06月
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High Speed Sub-micron Bi-CMOS Memory 査読有り
M.Takada,K.Nakamura,T.Yamazaki
IEEE Transactions on Electron Devices 42 ( 3 ) 497 - 505 1995年03月
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A 3.84GIPS Integrated Memory Array Processor 査読有り
Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki
IEICE transactions on Systems and Computers J78-D-I ( 2 ) 82 - 90 1995年02月
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An SIMD Type Integrated Memory Array Processor (IMAP) 査読有り
Y.Fujita,N.Yamashita,T.Kimura,K.Nakamura,S.Okazaki
International Symposium on Parallel Architectures, Algorithms and Networks (ISPAN) 1994年12月
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A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and a 2Mb SRAM 査読有り
N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina
IEEE Journal of Solid-State Circuits 29 1366 - 1343 1994年11月
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220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki
IEEE Journal of Solid-State Circuits 29 1317 - 1322 1994年11月
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A High Performance 0.4um BiCMOS Technology for 16Mb BiCMOS SRAM's 査読有り
T.Yamazaki,H.Suzuki,T.Nishigori,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto
European Solid-State Device Research Conference (ESSDERC) 1994年09月
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PLL Timing Design Techniques for Large-scale, High-speed, Low-power and Low-cost SRAMs 査読有り
K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
Proceeding of 1994 Custom Integrated Circuit Conference 1994年05月
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A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and 2Mb SRAM 査読有り
N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina
1994 ISSCC Digest of Technical Papers 1994年02月
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A 220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator 査読有り
K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
1994 ISSCC Digest of Technical Papers 1994年02月
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A 6ns ECL 100K I/O and 8ns 3.3V TTL I/O 4Mb BiCMOS SRAM 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori and T.Yamazaki
IEEE Journal of Solid-State Circuits 29 1504 - 1510 1992年11月
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A Stacked Emitter Polysilicon (STEP) Bipolar Technology for 16Mb BiCMOS SRAMs 査読有り
H.Suzuki,T.Nishigori,T.Yamazaki,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto
IEEE 1992 Bipolar Circuits and Technology Meeting Proceedings 100 - 103 1992年10月
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A 6ns 4Mb ECL I/O BiCMOS SRAM with LV-TTL Mask Option 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki
1992 ISSCC Digest of Technical Papers 212 - 213 1992年02月
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Logic Functional Level Converter for High Speed Address Decoder of ECL I/O BiCMOS SRAMs 査読有り
K.Nakamura,M.Takada,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto
IEICE Transactions on Electronics E74 ( 4 ) 1991年04月
-
A 5ns 1Mb ECL BiCMOS SRAM 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto
IEEE Journal of Solid-State Circuits 25 1057 - 1062 1990年10月
-
A 5ns 1Mb BiCMOS SRAM with ECL Interface 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto
1990 ISCAS 1990年04月
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A 5ns 1Mb ECL BiCMOS SRAM 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto
1990 ISSCC Digest of Technical Papers 138 - 139 1990年02月
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Controlling Bloch lines and domain chopping for multiple stripes aligned in parallel 査読有り
K. Matsuyama,K. Nakamura,H. Asada,T. Suzuki,K. Fujimoto,and S. Konishi
Journal of Applied Physics 63 ( 8 ) 3171 - 3173 1988年04月
著書
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はかる×わかる半導体 入門編 改討版
浅田邦博 監修（共著 , 範囲: 第１章）
日経BPコンサルティング 2020年12月 （ ISBN:978-4-8644-3039-5 ）
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はかる×わかる半導体 半導体テスト技術者検定３級問題集
浅田邦博 監修（共著 , 範囲: 第１章）
日経BPコンサルティング 2014年12月 （ ISBN:978-4-8644-3071-5 ）
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はかる×わかる半導体 入門編
浅田邦博 監修（共著 , 範囲: 第１章）
日経BPコンサルティング 2013年05月 （ ISBN:978-4-8644-3039-5 ）
口頭発表・ポスター発表等
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シリコン再プロセス技術によるウエハへのチップ再固定と配線形成
鳩野 友理，大西 浩輝，細田 健斗，馬場 昭好，中村 和之
LSIとシステムのワークショップ 2019 電子情報通信学会 集積回路研究会
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小規模ＳＲＡＭ回路のフリーツールによるレイアウト設計及び検証
中野 裕次，松本 浩，中村 和之
LSIとシステムのワークショップ 2018 電子情報通信学会 集積回路研究会
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Fully Digital Ternary Content Addressable Memory using Ratio-less SRAM Cells and Hierarchical-AND Matching Comparator for Ultra-low-voltage Operation
D. Nishikata
2018 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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レイアウト設計・レイアウト検証におけるフリーツール代用化に関する研究
松本 浩，細田 健斗，西方 大輔，山口 翔吾，中村 和之
LSIとシステムのワークショップ 2017 電子情報通信学会 集積回路研究会
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A DC-balanced Bus-invert Coding for Stabilizing the Intermediate Power Level in Stacked-Vdd LSIs
A. Rahmat
2016 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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12トランジスタ完全相補型レシオレスSRAMの低電圧動作特性
近藤 敬宏，山本 裕允，法華津 智子，伊見 仁，岡村 均，中村和之
LSIとシステムのワークショップ 2015 電子情報通信学会 集積回路研究会
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An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing Latches
Yusuke Kohara
2015 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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A Ratio-less Full-complementary 12-transistor SRAM for Ultra-low Supply-voltage Operation
Takahiro Kondo
2015 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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コーディング法による電源スタック型回路の中間電位安定化に関する評価チップの開発と測定による性能実証
久保直也，肥塚大輝，西山智史，山之口誠将，中村和之
LSIとシステムのワークショップ 2014 電子情報通信学会 集積回路研究会
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ＣＭＯＳ ＳＲＡＭセルのしきい値電圧ばらつき耐性評価用ＴＥＧの設計及び評価
伊見仁，徳丸翔吾，岡村均、中村和之
LSIとシステムのワークショップ 2014 電子情報通信学会 集積回路研究会
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Mosaic SRAM Cell TEGs with Intentionally-Added Device Variability for Confirming the Ratio-less SRAM Operation
Hitoshi Okamura
2014 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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A Stabilization Technique for Intermediate Power Level in Stacked-Vdd ICs using Parallel I/O Signal Coding
Naoya Kubo
2014 international Symposium on Dependable integrated Systems Dependable Integrated Systems Research Center, Kyushu Institute of Technology
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耐素子ばらつき・超低消費電力のレシオレスSRAM 回路
中村和之
イノベーション・ジャパン2013～大学見本市＆ビジネスマッチング～ NEDO＆JST
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Ratio-less 10Tr-SRAMセルとColumn Retention Loop構造による完全デジタルSRAMの設計及び評価
山本裕允、齋藤貴彦、岡村均、中村和之
LSIとシステムのワークショップ 2013 電子情報通信学会 集積回路研究会
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CMOS偶数段リング発振回路における設計マージン 測定用ユニバーサルTEGの開発
太田恒平,平川豊,本村綾美,三村法寛,中村和之
LSIとシステムのワークショップ 2012 電子情報通信学会 集積回路研究会
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コーディング法を用いた電源スタック型回路の中間電位安定化
西山智史,山之口誠将,中村和之
LSIとシステムのワークショップ 2012 電子情報通信学会 集積回路研究会
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省面積抵抗ストリングDAC と閉ループ・オフセット検出を用いたCMOS オペアンプのオフセット校正
森本浩之、後藤弘明、藤原宗、中村
デザインガイア2011
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高速高信頼性の一線シリアルI/Fを用いた製造後補正可能な三端子レギュレーター
森本浩之、小池洋紀、中村
LSIとシステムのワークショップ 2011
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CMOS偶数段リング発振回路の設計マージンの測定
平川、本村、三村、中村
電子情報通信学会 2011総合大会 電子情報通信学会
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電源遷移時間を考慮した偶数段リング発振回路発振領域の検討
三村、平川、中村
電子情報通信学会 2011総合大会 電子情報通信学会
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複数個のラッチを有するCMOS偶数段リング発振回路の最適設計
平川、小原、川上、中村
LSIとシステムのワークショップ 2010
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片チャネルラッチ構成の偶数段リング発振回路の検討
小原、平川、中村
電子情報通信学会 2010 総合大会 電子情報通信学会
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複数個のラッチを有する偶数段リング発振回路の検討
小原、川上、小池、中村
電子情報通信学会 2009 ソサイエティ大会 電子情報通信学会
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ユニバーサルSRAMセルインバータTEG測定および直接多項式フィッティングに基づくスタティックノイズマージン評価手法
情報創成工学専攻
電子情報通信学会、第2種研究会・LSIとシステムのワークショップ2009, ポスターセッション
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CMOS偶数段リング発振回路の最適設計条件の検討
情報創成工学専攻
2008年電子情報通信学会全国大会
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ユニバーサルSRAM TEGによるSRAM動作マージンの評価
情報創成工学専攻
2008年電子情報通信学会全国大会
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直接多項式フィッティングに基づく SRAM スタティックノイズマージンの評価
情報創成工学専攻
2008年電子情報通信学会全国大会
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CMOS 偶数段リング発振回路の発振条件の検討
情報創成工学専攻
2008年電子情報通信学会ソサエティ大会
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SRAM SNM 評価用ユニバーサルインバータTEG の設計と評価
情報創成工学専攻
2008年電子情報通信学会ソサエティ大会
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回路シミュレータSPICEのマルチコア化の検討
情報創成工学専攻
電子情報通信学会、第2種研究会・第11回システムLSIワークショップ, ポスターセッション
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標準CMOSプロセスで実現可能な新規不揮発メモリの研究開発
本人
九州工業大学第２回東京シンポジウム
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LUTカスケードアーキテクチャによるプログラム可能LSIの開発
電子情報通信学会、第2種研究会・第8回システムLSIワークショップ, ポスターセッション
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回路-レイアウト融合設計法によるSRAM自動設計に関する研究
第57回電気関係学会九州支部連合大会
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LSI間高速通信用4値I/O回路の設計
本人
2004年電子情報通信学会ソサエティ大会
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Realization of Multiple-output functions by sequential Look-up Table Cascades
電子情報通信学会、VLSI設計技術研究会
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設計ルールの変更に短時間で対応可能な基本ゲートライブラリ及びSRAMマクロの自動合成ツールの開発
2003年システムLSIワークショップ ポスターセッション
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大規模不揮発メモリLSIのアナログビットマップ解析システム
本人
電子情報通信学会 集積回路研究会 信学技報
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大規模不揮発メモリLSIのアナログビットマップ解析システム
2002年システムLSIワークショップ ポスターセッション
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大規模不揮発メモリLSIのアナログビットマップ解析と画像処理の適用
本人
2002年電子情報通信学会ソサエティ大会
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シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価(II）
電子情報通信学会エレクトロニクスソサイエティ大会
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シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価
電子情報通信学会、信学技報
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メモリセル読み出し電圧に着目したFeRAM評価方法
2002年電子情報通信学会総合大会
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OIP (Optical-interconnection as IP of a CMOS Library)による3.125Gbit/s/port 16×16光I/Oクロスポイントスイッチ
2002年電子情報通信学会総合大会
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シグナルインテグリティ評価用100-GSa/sサンプリングオシロスコープマクロの設計と評価
2002年電子情報通信学会総合大会
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4Mb無負荷型4トランジスタSRAMマクロのBIST方式
電子情報通信学会 集積回路研究会
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OIP(Optical-interconnection as an IP macro)による3.125Gb/s 16×16クロスポイントスイッチ
電子情報通信学会光スイッチング研究会
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カスコードオペアンプのダイナミックレンジを最大化するバイアス回路の設計
2001年電子情報通信学会ソサエティ大会
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オンチップデカップリング用MOSゲート容量のゲート長の検討
2001年電子情報通信学会総合大会
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LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング
本人
2001年電子情報通信学会総合大会
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フィードバック制御不要で多相化可能な2.5GHz-4相クロック発生回路の開発
2001年電子情報通信学会総合大会
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相補位相ブレンド方式によるデューティ50%補償リピータ
本人
2000年電子情報通信学会ソサエティ大会
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CMOS高速クロック＆データ リカバリ回路の開発
2000年電子情報通信学会ソサエティ大会
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相補位相ブレンド方式によるデューティ50%補償リピータ
本人
電子情報通信学会 集積回路研究会 信学技報
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LSI上の配線におけるインダクタンス効果を組み込んだRC等価遅延モデリング
電子情報通信学会 集積回路研究会 信学技報
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20Gb/s CMOSマルチチャンネル送信、受信LSI(２)
本人
2000年電子情報通信学会総合大会
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20Gb/s CMOSマルチチャンネル送信、受信LSI(1)
2000年電子情報通信学会総合大会
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高速PLLにおける回路遅延による位相余裕の劣下とその影響
本人
1999年電子情報通信学会総合大会
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非同期ツリー型構造を用いた5Gbps動作のCMOS 1:8 DEMUX回路
1998年電子情報通信学会ソサエティ大会
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位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール
本人
1998年電子情報通信学会ソサエティ大会
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位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール
本人
電子情報通信学会 集積回路研究会 信学技報
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4.25Gbps CMOSファイバチャネルトランシーバLSI
電子情報通信学会 集積回路研究会 信学技報
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4.25Gbps CMOSファイバチャネルトランシーバLSI
1998年電子情報通信学会全国大会
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500MHz動作4Mb CMOSキャッシュSRAM
電子情報通信学会 集積回路研究会 信学技報
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500MHzパイプラインバースト動作の4Mb CMOS SRAM -チップアーキテクチャと内部SRAM部の設計―
1997年電子情報通信学会総合大会
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500MHzパイプラインバースト動作の4Mb CMOS SRAM -I/O部の設計と評価―
本人
1997年電子情報通信学会総合大会
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低重心コーディングによるLSIインターフェースのノイズ半減化
本人
1996年電子情報通信学会ソサエティ大会 予稿集C-464
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6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術
1996年電子情報通信学会総合大会
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6ns 1.5V 4Mb BiCMOSSRAMの低電圧回路技術
1996年電子情報通信学会総合大会
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ワード線リセットイコライズによる、大容量ＳＲＡＭの高速化技術
本人
1994年電子情報通信学会秋季全国大会 予稿集 C-514
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メモリ集積型プロセッサIMAP-LSI
電子情報通信学会 集積回路研究会 信学技報
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メモリ集積型プロセッサIMAP-2
情報処理学会 計算機アーキテクチャ研究会
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ＰＬＬによるクロック比例タイミング発生回路を搭載した220MHzパイプライン動作の16Mb BiCMOS SRAM
電子情報通信学会 シリコン材料・デバイス／集積回路合同研究会 信学技報
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メモリ集積型プロセッサIMAP LSIの回路方式
1994年電子情報通信学会春季全国大会 予稿集 C-692
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大容量・高速ＳＲＡＭ用PLL内部タイミング発生回路
本人
1994年電子情報通信学会春季全国大会 予稿集 C-688
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ウエーブパイプラインを用いた16Mb BiCMOS SRAM
1994年電子情報通信学会春季全国大会 予稿集 C-690
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メモリ集積型プロセッサIMAP LSIのメモリ部回路方式
1994年電子情報通信学会春季全国大会 予稿集 C-693
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ビット線負荷素子の配置位置の検討
本人
1993年電子情報通信学会秋季全国大会 予稿集 C-464
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内部降圧回路と電源電圧の共振に関する検討
本人
1993年電子情報通信学会春季全国大会 予稿集 C-618
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16Mb BiCMOS SRAM対応の積層エミッタ構造バイポーラトランジスタ技術
1993年電子情報通信学会春季全国大会
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アクセス時間6ns ECL I/O、8ns 3.3V TTL I/O 4Mb BiCMOS SRAM
本人
電子情報通信学会 集積回路研究会 信学技報
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BiCMOS直結型入力バッファ
1992年電子情報通信学会春季全国大会 予稿集 C-636
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アクセス時間6nsECL I/O 4Mb BiCMOS SRAM
本人
1992年電子情報通信学会春季全国大会 予稿集 C-637
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アクセス時間8ns 3.3V TTL I/O 4Mb BiCMOS SRAM
1992年電子情報通信学会春季全国大会 予稿集 C-638
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BiCMOS直結型ECL-CMOSレベル変換回路
1991年電子情報通信学会秋季全国大会 予稿集 C-429
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VEE昇圧回路内臓ECL I/O BiCMOS SRAMのレベル変換速度
1991年電子情報通信学会秋季全国大会 予稿集 C-430
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BinMOS論理ゲートの低電圧・高速化手法
本人
1991年電子情報通信学会秋季全国大会 予稿集 C-380
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BiCMOS直結型ECL-CMOSレベル変換回路
電子情報通信学会集積回路／電子デバイス合同研究会 信学技報
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ECLインターフェースBiCMOS SRAM用高速レベル変換回路
本人
1990年電子情報通信学会秋季全国大会 予稿集 SC-10-10
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アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM
本人
電子情報通信学会集積回路研究会 信学技報
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アクセス時間5ns ECLインターフェース1Mb BiCMOS SRAM
本人
1990年電子情報通信学会春季全国大会 予稿集 C-699
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論理型レベル変換回路の検討
本人
1989年電子情報通信学会秋季全国大会 予稿集 C-149
工業所有権
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符号変換回路及び並列信号変換送受信システム
小原祐輔、久保直也、中村和之
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半導体記憶装置
中村和之、齋藤貴彦、岡村均
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半導体記憶装置
岡村均、中村和之、齋藤貴彦
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半導体記憶装置
中村和之、齋藤貴彦、岡村均
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半導体記憶装置
中村 和之、齊藤 貴彦
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ＳＲＡＭメモリセルの評価方法及びＳＲＡＭメモリセルの評価プログラムをコンピュータが読み取り可能に記録した記録媒体
KAZUYUKI NAKAMURA, HIROKI KOIKE
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ＳＲＡＭメモリセルの評価方法及びＳＲＡＭメモリセルの評価プログラムをコンピュータが読み取り可能に記録した記録媒体
KAZUYUKI NAKAMURA, HIROKI KOIKE
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ＳＲＡＭメモリセルの評価方法及びＳＲＡＭメモリセルの評価プログラムをコンピュータが読み取り可能に記録した記録媒体
KAZUYUKI NAKAMURA, HIROKI KOIKE
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電子回路デバイス
森本浩之,中村和之
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ELECTRONIC CIRCUIT DEVICE
HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA
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ELECTRONIC CIRCUIT DEVICE
HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA
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ELECTRONIC CIRCUIT DEVICE
HIROYUKI MORIMOTO, KAZUYUKI NAKAMURA
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スタティックランダムアクセスメモリ設計法
中村和之、小池洋紀
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電子回路デバイス
森本浩之,中村和之
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CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT
Kazuyuki Nakamura
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ＣＭＩＳ型半導体不揮発記憶回路
中村和之
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SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT(US,EU,CN,KR,JP)
Kazuyuki Nakamura
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CMIS SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT
Kazuyuki Nakamura
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半導体不揮発記憶回路
中村和之
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ＣＭＩＳ型半導体不揮発記憶回路
中村和之
講演
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グランドフィナーレパネル 日本半導体の躍進を支えるサプライチェーン/人材戦略
セミコンジャパン２０２２ 2022年12月 SEMI
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Dependable Circuit Design Based on Inverters and SRAMs
Taiwan Tech and Kyutech Workshop on Advanced VLSI Design Technologies 2015年03月 国立台湾科技大学
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CMOS不揮発メモリとその設計法に関する研究開発及び事業化
電子情報通信学会 全国大会 2008年03月 電子情報通信学会
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LSI間のTbps通信を目指すスーパーパラレルリンク技術の概要
2002年回路とシステム(軽井沢)ワークショップ 2002年04月 2002年回路とシステム(軽井沢)ワークショップ
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CMOS超高帯域LSI間通信回路技術
2001年システムLSIワークショップ（電子情報通信学会主催） 2001年11月
報道関係
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半導体 年間１０００人 人手不足も 学生・社会人「半導体」人材育成がカギ テレビ・ラジオ番組
中村和之
TVQ You刊ふくおか 2023年04月18日
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ザ・ライフ「TSMCがやってくる!〜活況 半導体最前線〜」 テレビ・ラジオ番組
中村和之
日本放送協会 ザ・ライフ 九州工業大学における半導体人材育成の取り組み 2022年07月01日
学術関係受賞
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第８回ものづくり日本大賞 経済産業大臣賞
経済産業省 第８回ものづくり日本大賞 経済産業大臣賞 2020年01月27日
システム開発技術カレッジ
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LSIとシステムのワークショップ 2013 ICD優秀ポスター賞(学生部門)
電子情報通信学会 集積回路研究会 2013年05月15日
山本裕允、齋藤貴彦、岡村均、中村和之
科研費獲得実績
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ビッグデータの高速検索処理を可能にする超低消費電力レシオレスCAMの研究
研究課題番号：15K06021 2015年10月 - 2018年03月 基盤研究(C)
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素子ばらつき・経年劣化に影響を受けず動作可能な完全デジタルSRAM回路の研究
研究課題番号：24560408 2012年04月 - 2015年03月 基盤研究(C)
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素子ばらつき・経年劣化に耐性を持つアナログ回路動作マージン自動極大化設計法の研究
研究課題番号：21560356 2009年04月 - 2012年03月 基盤研究(C)
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CMOS互換不揮発メモリによる製造後補正を前提とした新アナログ回路設計法の研究
研究課題番号：19560347 2007年04月 - 2009年03月 基盤研究(C)
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システムインパッケージにおける超高バンド幅LSI間通信回路技術の研究
研究課題番号：16560302 2004年04月 - 2006年03月 基盤研究(C)
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次世代SoC-LSIにおける超高バンド幅マクロ間インターコネクト技術の研究
研究課題番号：14550325 2002年04月 - 2004年03月 基盤研究(C)
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耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究
研究課題番号：14040215 2002年04月 - 2004年03月 特定領域研究
受託研究・共同研究実施実績
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AS242Z03484J素子ばらつきの影響を受けず超低電圧・超低消費電力動作が可能な完全デジタルSRAM回路の研究開発
2012年11月 - 2013年10月
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(テーマ２１）ミクストシグナルLSI IPとその先端的設計技術の研究開発
2007年06月 - 2012年03月
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SoC用低電力・構成可変・不揮発メモリマクロ技術に関する研究
2002年09月 - 2007年03月
担当授業科目（学内）
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2022年度 半導体トピックセミナー
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2022年度 半導体トピックセミナー
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2022年度 システムLSI設計論MP
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2022年度 システムLSI設計論CE
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2022年度 半導体トピックセミナー
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2022年度 集積化システム設計
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2021年度 システムＬＳＩ設計論
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2021年度 半導体トピックセミナー
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2021年度 半導体トピックセミナー
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2021年度 集積化システム設計
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2020年度 システムＬＳＩ設計論
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2020年度 半導体トピックセミナー
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2020年度 集積化システム設計
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2019年度 システムＬＳＩ設計論
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2019年度 半導体トピックセミナー
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2019年度 ＬＳＩ設計
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2018年度 半導体トピックセミナー
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2018年度 システムＬＳＩ設計論
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2018年度 ＬＳＩ設計
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2017年度 システムＬＳＩ設計論
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2017年度 ＬＳＩ設計
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2016年度 システムＬＳＩ設計論
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2016年度 ＬＳＩ設計
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2015年度 システムＬＳＩ設計論
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2015年度 ＬＳＩ設計
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2015年度 情報創成特論 I
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2014年度 ＬＳＩ設計
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2014年度 情報創成特論 I
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2014年度 システムＬＳＩ設計論
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2013年度 システムＬＳＩ設計論
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2013年度 情報創成特論 I
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2013年度 ＬＳＩ設計
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2012年度 ＬＳＩ設計
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2012年度 システムＬＳＩ設計論
学会・委員会等活動
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福岡県半導体・デジタル産業振興会議 企画運営委員
2022年06月 - 現在
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九州半導体人材育成等コンソーシアム 委員
2022年05月 - 現在
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福岡県産業・科学技術振興財団（ふくおかIST） システム開発技術カレッジ 校長
2020年04月 - 現在
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九州半導体イノベーション協議会 理事
2018年06月 - 現在
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福岡県システムLSI設計開発拠点推進会議 福岡システムLSIカレッジ 副校長
2013年04月 - 2020年03月
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電子情報通信学会 集積回路研究会 12月研究会プログラム委員
2006年12月
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電子情報通信学会 集積回路研究会(ICD) システムLSIワークショップ実行委員
2006年11月 - 2008年03月
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九州半導体イノベーション協議会 理事
2006年04月 - 2008年03月
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電子情報通信学会 集積回路研究会 12月研究会プログラム委員
2005年12月
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電子情報通信学会 VLSI設計技術特集号 論文誌C 特集号編集委員
2005年04月 - 2006年03月
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電子情報通信学会 低電力LSI特集 英文誌C 特集号論文編集委員
2004年04月 - 2005年03月
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九州経済産業局 大学発ベンチャーに関する若手研究会 委員
2003年10月 - 2004年03月
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九州経済産業局 半導体関連産業の起業化・事業化創出に関する調査委員会 委員
2003年08月 - 2004年03月
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電子情報通信学会 会誌編集委員
2003年04月 - 2005年03月
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電子情報通信学会 エレクトロニクスソサエティ 会誌編集委員
2003年04月 - 2005年03月
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電子情報通信学会 総合大会 座長
2002年03月
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デザインガイア2001 座長
2001年11月
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電子情報通信学会 集積回路研究会 専門委員
2001年11月 - 2002年03月
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電子情報通信学会 集積回路研究会(ICD) 研究専門委員
2001年10月 - 2007年03月
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米国電気電子学会(IEEE) 国際固体素子回路学会(ISSCC)プログラム委員
2001年04月 - 2001年07月
社会貢献活動（講演会・出前講義等）
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佐世保高専 半導体工学概論 講師
役割：講師
佐世保工業高等専門学校 2022年06月28日
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産学連携製造中核人材育成セミナー「半導体デバイス製造プロセス（前工程）」
役割：講師, 企画, 運営参加・支援
2018年04月 - 現在
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産学連携製造中核人材育成セミナー「独自デバイス設計開発実習」
2017年04月01日 - 2019年03月31日
ベンチャー企業設立
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株式会社NSCore
取締役
2005年03月
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株式会社ナノデザイン
取締役最高技術責任者
2002年03月14日
Citation Countは当該年に発表した論文の被引用数