論文 - 中村 和之
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220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki
IEEE Journal of Solid-State Circuits 29 1317 - 1322 1994年11月
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A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and a 2Mb SRAM 査読有り
N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina
IEEE Journal of Solid-State Circuits 29 1366 - 1343 1994年11月
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A High Performance 0.4um BiCMOS Technology for 16Mb BiCMOS SRAM's 査読有り
T.Yamazaki,H.Suzuki,T.Nishigori,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto
European Solid-State Device Research Conference (ESSDERC) 1994年09月
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PLL Timing Design Techniques for Large-scale, High-speed, Low-power and Low-cost SRAMs 査読有り
K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
Proceeding of 1994 Custom Integrated Circuit Conference 1994年05月
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A 220MHz Pipelined 16Mb BiCMOS SRAM with PLL Proportional Self-Timing Generator 査読有り
K.Nakamura,S.Kuhara,T.Kimura,M.Takada,H.Suzuki,H.Yoshida,T.Yamazaki
1994 ISSCC Digest of Technical Papers 1994年02月
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A 3.84GIPS Integrated Memory Array Processor LSI with 64 Processing Elements and 2Mb SRAM 査読有り
N.Yamashita,T.Kimura,Y.Fujita,Y.Aimoto,T.Manabe,S.Okazaki,K.Nakamura,M.Yamashina
1994 ISSCC Digest of Technical Papers 1994年02月
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A 6ns ECL 100K I/O and 8ns 3.3V TTL I/O 4Mb BiCMOS SRAM 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori and T.Yamazaki
IEEE Journal of Solid-State Circuits 29 1504 - 1510 1992年11月
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A Stacked Emitter Polysilicon (STEP) Bipolar Technology for 16Mb BiCMOS SRAMs 査読有り
H.Suzuki,T.Nishigori,T.Yamazaki,K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto
IEEE 1992 Bipolar Circuits and Technology Meeting Proceedings 100 - 103 1992年10月
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A 6ns 4Mb ECL I/O BiCMOS SRAM with LV-TTL Mask Option 査読有り
K.Nakamura,T.Oguri,T.Atsumo,M.Takada,A.Ikemoto,H.Suzuki,T.Nishigori,T.Yamazaki
1992 ISSCC Digest of Technical Papers 212 - 213 1992年02月
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Logic Functional Level Converter for High Speed Address Decoder of ECL I/O BiCMOS SRAMs 査読有り
K.Nakamura,M.Takada,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto
IEICE Transactions on Electronics E74 ( 4 ) 1991年04月
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A 5ns 1Mb ECL BiCMOS SRAM 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Sekine,Y.Minato and H.Kimoto
IEEE Journal of Solid-State Circuits 25 1057 - 1062 1990年10月
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A 5ns 1Mb BiCMOS SRAM with ECL Interface 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto
1990 ISCAS 1990年04月
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A 5ns 1Mb ECL BiCMOS SRAM 査読有り
M.Takada,K.Nakamura,T.Takeshima,K.Furuta,T.Yamazaki,K.Imai,S.Ohi,Y.Fukuda,Y.Minato and H.Kimoto
1990 ISSCC Digest of Technical Papers 138 - 139 1990年02月
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Controlling Bloch lines and domain chopping for multiple stripes aligned in parallel 査読有り
K. Matsuyama,K. Nakamura,H. Asada,T. Suzuki,K. Fujimoto,and S. Konishi
Journal of Applied Physics 63 ( 8 ) 3171 - 3173 1988年04月