論文 - 温 暁青
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Efficient Test Set Modification for Capture Power Reduction 査読有り 国際誌
X. Wen,T. Suzuki,S. Kajihara,K. Miyase,Y. Minamoto,L.-T. Wang,K. K. Saluja
Jounal of Low Power Electrnics 1 ( 3 ) 319 - 330 2005年12月
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Low-Capture-Power Test Generation for Scan-Based At-Speed Testing 査読有り 国際誌
X. Wen,Y. Yamashita,S. Morishima,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita
IEEE International Test Conference Paper 39.2 2005年11月
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UltraScan: Using Time-Division Demultiplexing/Multiplexing (TDDM/TDM) with VirtualScan for Test Cost Reduction 査読有り 国際誌
S. Wu,L.-T. Wang,K. S. Abdel-Hafez,B. Sheu,F. Hsu,S. Lin,M. Chang,X. Wen
IEEE International Test Conference Paper 36.4 2005年11月
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At-Speed Logic BIST Archtecture for Multiple-Clock Circuits 査読有り 国際誌
L.-T. Wang,X. Wen,B. Hsu,S. Wu,J. Guo
IEEE International Conference on Computer Design 475 - 478 2005年10月
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Wrapper Scan Chains Design for Rapid and Low Power Testing of Embedded Cores 査読有り 国際誌
Y. Han, Y. Hu, X. Li, H. Li, A. Chandra, X. Wen
IEICE Transactions on Information and Systems E88-D ( 9 ) 2126 - 2134 2005年09月
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A Method for Low-Capture-Power At-Speed Test Generation 査読有り 国際誌
X. Wen,Y. Yamashita,S. Morishima,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita
IEEE Workshop on RTL and High Level Testing 40 - 49 2005年07月
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On Quantifying Observability for Fault Diagnosis of VLSI Circuits 査読有り 国際誌
N. Toyota,X. Wen,S. Kajihara,M. Sanada
IEEE Workshop on RTL and High Level Testing 192 - 197 2005年07月
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Path Delay Test Compaction with Process Variation Tolerance 査読有り 国際誌
S. Kajihara,M. Fukunaga,X. Wen,T. Maeda,S. Hamada,Y. Sato
IEEE/ACM Design Automation Conference 845 - 850 2005年06月
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On the Extraction of a Minimum Cube to Justify Signal Line Values 査読有り 国際誌
K. Miyase,S. Nagayama,S. Kajihara,X. Wen,S. M. Reddy
IEEE European Test Symposium 79 - 84 2005年05月
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On Low-Capture-Power Test Generation for Scan Testing 査読有り 国際誌
X. Wen,Y. Yamashita,S. Kajiihara,L.-T. Wang,K. K. Saluja,K. Kinoshita
IEEE VLSI Test Symposium 265 - 270 2005年05月
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On Design for IDDQ-Based Diagnosability of CMOS Circuits Using Multiple Power Supplies 査読有り 国際誌
X. Wen,S. Kajihara,H. Tamamoto,K. K. Saluja,K. Kinoshita
IEICE Transactions on Information and Systems E88-D ( 4 ) 703 - 710 2005年04月
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中間故障電圧値を扱う故障シミュレーションの高速化について 査読有り
温暁青，梶原誠司，玉本英夫，K. K. Saluja，樹下行三
電子情報通信学会論文誌D-I J88-D-I ( 4 ) 906 - 907 2005年04月
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At-Speed Logic BIST for IP Cores 査読有り 国際誌
B. Cheon,E. Lee,L.-T. Wang,X. Wen,P. Hsu,J. Cho,J. Park,H. Chao,S. Wu
Design Automation, and Test in Europe 860 - 861 2005年03月
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Fault Diagnosis for Physical Defects using Unknown Behavior Model 査読有り 国際誌
X. Wen,H. Tamamoto,K. K. Saluja,K. Kinoshita
Journal of Computer Science and Technology 20 ( 2 ) 187 - 194 2005年03月
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Test Compression for Scan Circuits Using Scan Polarity Adjustment and Pinpoint Test Relaxation 査読有り 国際誌
Y. Doi,S. Kajihara,X. Wen,L. Li,and K. Chakrabarty
ACM Asian and South Pacific Design Automation Conference 59 - 64 2005年01月
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On Extraction of a Cube with the Minimum Number of Literals from a Given Input Vector 査読有り 国際誌
K. Miyase,S. Nagayama,S. Kajihara,X. Wen,and S. M. Reddy
IEEE Workshop on RTL and High Level Testing 71 - 76 2004年11月
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On Per-Test Fault Diagnosis Using the X-Fault Model 査読有り 国際誌
X. Wen,T. Miyoshi,S. Kajiihara,L. Wang,K. K. Saluja,and K. Kinoshita
IEEE/ACM International Conference on Computer Aided Design 633 - 640 2004年11月
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VirtualScan: A New Compressed Scan Technology for Test Cost Reduction 査読有り 国際誌
L.-T. Wang,X. Wen,H. Furukawa,F. Hsu,S. Lin,S. Tsai,K. S. Abdel-Hafez,S. Wu
IEEE International Test Conference 916 - 925 2004年10月
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ロジックBIST技術の現状と課題 招待有り 査読有り
温暁青，梶原誠司
日本信頼性学会誌 ( 未設定 ) 26 ( 4 ) 252 - 262 2004年06月